ITMI20011965A1 - Conduttori di un contenitore del tipo no-lead di un dispositivo semiconduttore - Google Patents

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ITMI20011965A1
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container
hole
lead
lead type
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IT2001MI001965A
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Roberto Tiziani
Giovanni Frezza
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St Microelectronics Srl
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Description

DESCRIZIONE
dell’ invenzione industriale dal titolo:
"Conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore.”
La presente invenzione si riferisce ai conduttori (leads) di un contenitore (package) del tipo No-Lead di un dispositivo semiconduttore, particolarmente ma non esclusivamente ai leads di un package del tipo Quad Fiat No Lead di un dispositivo semiconduttore.
Inseguendo l'evoluzione dei circuiti integrati, il processo di fabbricazione di un circuito integrato ha raggiunto livelli di integrazione tale per cui si sente l'esigenza di impiegare strutture di package in grado di soddisfare le sempre più pressanti richieste di riduzione di costi, di peso, di sezione, di ingombro a pari affidabilità e fruibilità.
Tali esigenze sono in state in parte risolte tramite l'introduzione di una famiglia di package comunemente nota con il nome di Chip Scale Package (CSP), le cui caratteristiche prevedono una riduzione della dimensione e del peso, un più facile processo di assemblaggio, un aumento delle prestazioni ed una riduzione generale dei costi di produzione.
Di queste caratteristiche, la diminuzione delle dimensioni e del peso sono probabilmente i più importanti fattori per l'impiego della tecnologia CSP.
In particolare la tecnologia CSP può essere suddivisa in due grandi tipologie di package: 1) i cosiddetti Grid Arrays; 2) i cosiddetti Quad Fiat Leads.
In figura 1 è mostrato una sezione trasversale di un noto package del tipo Quad Fiat Leads (QFL).
In tale figura 1 si nota la struttura 1 del package QFL, avente un die pad 2 circondato da una pluralità di leads 3. Si nota anche la presenza di un chip 4 che possiede una superficie attiva 5 ed una superficie posteriore 6. Il chip 4 ha la sua superficie posteriore 6 connessa al die pad 1, mentre la superficie attiva 5 prevede una pluralità di punti di connessione (bonding pads) 7 per realizzare le connessioni esterne del chip 4 stesso.
I bonding pads 7 sono elettricamente connessi ai leads 3 per mezzo di fili di connessione (bonding wires) 8.
Inoltre un composto inglobante (molding compound) 9, normalmente incapsula l'intero chip 4, il die pad 1, i bonding wires 8 ed una porzione dei leads 3.
La tipologia QFL, testé illustrata, a sua volta prevede una categoria priva dei leads stessi, cioè per l'appunto la tipologia Quad Fiat No-Lead o Leadless (QFN).
Un package siffatto estremizza i concetti di miniaturizzazione, in quanto presenta una ridotta impronta di package, un sottile profilo ed un peso ridotto.
Di conseguenza, i produttori di video camere, telefoni cellulari e laptops puntano massicciamente all'impiego dei QFN nei loro prodotti di largo consumo.
In figura 2 è mostrata una vista in sezione di un Quad Fiat No-Lead package di un semiconduttore in accordo con l'arte nota.
In figura 3 è mostrata una vista in pianta del lato posteriore corrispondente alla figura 2.
Come mostrano le figure 2 e 3 questo tipo di package 23 include un die pad 10 che ha una pluralità 11 di leads circondanti il die pad 10 stesso. Si nota anche la presenza di un chip 12 che ha una superficie attiva 13 ed una superficie posteriore 14. Sulla superficie attiva 13, vi sono ima pluralità di bonding pads 15 atti a consentire la connessione esterna. La superficie posteriore 14 del chip 12 è connessa alla superficie superiore 16 del die pad 10 per mezzo di uno strato adesivo 17, mentre i bonding pads 15 sono elettricamente connessi alla superficie superiore 18 dei leads 11 rispettivamente per mezzo di un bonding wire 19.
Inoltre, il die pad 10 è generalmente connesso a massa per mezzo di un bonding wire 22 così da aumentare le prestazioni elettriche tramite una riduzione delle interferenze.
Un composto inglobante 60 incapsula l'intero chip 12, i bonding wires 19, e la superficie superiore 18 dei leads 11 mentre espone la superficie inferiore 20 e la superficie laterale 21 dei leads 11 per le connessioni esterne.
Infatti, la superficie inferiore 20 dei leads 11 è successivamente saldata ad una piastra di circuito stampato PCB (Printed Circuit Board), come mostrato in figura 4, tramite tecniche ben note ad un tecnico del ramo.
In tale figura 4, è illustrata una micro - sezione 24 tra un lead 11 ed un bonding pad 25 di una PCB 26. Tra il lead 11 ed il bonding pad 25 della PCB 26 vi è una pasta saldante 27.
Il problema principale dei package QFN è dovuto al non allineamento (mismatch) tra i leads e la PCB, che si viene a creare durante i cicli di accensione/spegnimento del dispositivo neH'intervallo delle temperature operative previste, a causa della diversa espansione termica dei materiali coinvolti.
Ciò porta ad un alto stress meccanico nei punti di saldatura tra i leads e la PCB, come mostrato successivamente in figura 6.
Questo problema risulta accentuato a causa della struttura intrinseca del package QFN, a causa, cioè, della forma del pad di contatto e delle dimensioni del pad, in quanto la giunzione di saldatura tra il package QFN e la PCB risulta estremamente piccola.
Infatti, data la struttura dei leads 11 del package QFN, è tecnicamente complesso ed economicamente svantaggioso aumentare la superficie inferiore 20 di contatto dei leads 11 con la PCB, in quanto ciò comporterebbe un aumento dell'impronta del package QFN e quindi un'occupazione di area maggiore.
La Richiedente ha eseguito svariate simulazioni di accensione/spegnimento del chip 12, verificando il comportamento dei punti di saldatura tra package QFN e PCB, constatando in particolare che si hanno svariati problemi, tra i quali: 1) fallimenti elettrici; e 2) alto stress di torsione nella saldatura con conseguenti precoci rotture meccaniche del punto di saldatura.
In figura 5 è rappresentato un grafico, avente in ascissa il numero di cicli ed in ordinate la percentuale di fallimenti, di due dispositivi, aventi dimensioni fisiche differenti e rappresentati rispettivamente con un cerchio (dispositivo di dimensioni maggiore) ed un triangolo (dispositivo di dimensioni inferiori), da cui è possibile evincere che sono sufficiente alcuni cicli (dell'ordine di qualche centinaia) di accensione spegnimento, in un intervallo di temperature operative compreso tra -40 °C e 150 °C, per causare fallimenti elettrici della giunzione di saldatura.
Inoltre tale fenomeno è enfatizzato all'aumentare della dimensione del package.
La Richiedente ha anche appurato che avvengono rotture nelle giunzioni di saldatura, quando detti dispositivi sono sottoposti ai medesimi cicli di prova, che dipendono principalmente dalla dimensione del lead, constatando che più è piccolo il lead, prima avvengono le rotture, in contrasto con quanto accade per i fallimenti elettrici.
In figura 6 è mostrata una micro - sezione 28 tra un lead 11 ed un pad 25 di una PCB. Da tale micro - sezione 28 si nota un non allineamento tra lead 11 e pad 25, con una mancanza di materiale saldante 27. Ciò comporta sia un degrado delle prestazioni elettriche della giunzione sia un'inferiore affidabilità meccanica della giunzione.
Altri problemi che affliggono i packages QFN possono sorgere durante il processo di taglio del package QFN stesso dalla lead fraine, processo noto come "singulation process".
Infatti, durante tale operazione, essendo i leads 11 del package QFN tagliati meccanicamente per mezzo di attrezzi di taglio ed essendo tali leads 11 immersi nel package plastico 60, c'è la possibilità che nel momento del taglio si venga a creare una delaminazione sulle superfici laterali 21 dei leads 11.
Ciò comporta che i fili di connessione 19 saldati sulle superficie superiore 18 di tali leads 11 possano essere stressati rendendo meccanicamente debole la giunzione.
Purtroppo i comuni package QFN esibiscono una notevole delaminazioni tra l'estremità dei leads ed il composto saldante, con le ovvie ripercussioni sul livello di affidabilità del dispositivo.
Tale inconveniente non può essere attenuato neanche con l'utilizzo di raffinati e costosissimi composti inglobanti.
Altro inconveniente risiede nel fatto che in seguito all'operazione di taglio del package QFN dalla lead trame, la superficie laterale 21 del lead 11 risulta esposta all'atmosfera ambiente.
Essendo il lead 11 realizzato generalmente con un materiale quale rame, questi si ossida rapidamente provocando un calo delle prestazioni elettriche.
Un ulteriore inconveniente che affligge i package QFN lo si ha quando il package QFN stesso è saldato sulla PCB.
Infatti, un lead 11 del package QFN offre solo la superficie inferiore 20 per effettuare l'operazione di saldatura alla PCB.
Ciò comporta una giunzione di saldatura avente una ridotta superficie di contatto, rendendola più debole e quindi soggetta più facilmente a rotture meccaniche.
Inoltre il materiale costituente i leads 11 non è saldabile alla PCB se non dopo un'operazione di elettro - placcatura.
Da quanto esposto fino ad ora appare evidente quali siano gli indubbi vantaggi offerti dai package Quad Flat No Lead, ma anche quanti e quali siano i problemi tecnici da affrontare nel produrre siffatti package.
In vista dello stato della tecnica descritto, scopo della presente invenzione è quello di ridurre lo stress meccanico sui leads del package QFN durante il processo di taglio.
Atro scopo della presente invenzione è di aumentare la superficie di saldatura tra i leads del package QFN e la PCB.
In accordo con la presente invenzione, tale scopo viene raggiunto mediante conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore, detto contenitore di tipo No-Lead comprendendo: un chip, avente una superficie attiva ed una superficie posteriore opposta a detta superficie attiva, detta superficie attiva avente una pluralità di punti connessione; ima pluralità di conduttori, disposti attorno al perimetro di detto processore ed avendo una prima ed una seconda superficie ortogonale a detta prima superficie; una pluralità di fili di collegamento che connettono elettricamente detti punti di connessione di detto processore a detta prima superficie di detti conduttori rispettivamente; un composto saldante, atto ad incapsulare detto chip, detta prima superficie di detti conduttori e detti fili di connessione così da formare detto contenitore; essendo detti conduttori caratterizzati dal fatto di possedere ciascuno di essi almeno un foro in detta seconda superficie di detti conduttori.
Grazie alla presente invenzione è possibile minimizzare la superficie del lead sottoposta al processo di taglio, così da ridurre lo stress meccanico della giunzione di saldatura tra lead e PCB.
Inoltre grazie alla presente invenzione è possibile aumentare la superficie saldabile del lead, così da diminuire la delaminazione e l'ossidazione.
Inoltre la presente invenzione favorisce la separazione del package QFN dalla lead fiume.
Le caratteristiche ed i vantaggi della presente invenzione risulteranno evidenti dalla seguente descrizione dettagliata di alcune forme di realizzazione pratica, illustrate a titolo di esempio non limitativo negli uniti disegni, nei quali:
la figura 1 mostra una sezione trasversale di un package del tipo quad flat leads, secondo la tecnica nota;
la figura 2 mostra una sezione trasversale di un package del tipo quad flat no leads, secondo la tecnica nota;
la figura 3 mostra una vista in pianta del lato posteriore corrispondente alla figura 2;
la figura 4 mostra una micro - sezione tra un lead e la PCB, secondo la tecnica nota;
la figura 5 mostra un grafico indicante i risultati di svariate simulazioni; la figura 6 mostra un'altra micro - sezione nel caso di una rottura tra un lead e la PCB;
la figura 7 mostra una vista in pianta del lato posteriore di una forma realizzativa dei conduttori in accordo con la presenta invenzione;
la figura 8 mostra in dettaglio un particolare della figura 7;
la figura 8 a mostra un confronto tra un conduttore in accordo con la presente invenzione ed un conduttore noto;
la figura 9 mostra una ulteriore forma realizzativa della presente invenzione;
la figura 10 mostra una vista tridimensionale della forma realizzativa di figura 9;
la figura 11 mostra un'altra forma realizzativa della presente invenzione; le figure 12 e 12a mostrano una ulteriore forma realizzativa della presente invenzione;
le figure 13 e 13a mostrano una successiva forma realizzativa della presente invenzione;
la figura 14 mostra una ulteriore forma realizzativa della presente invenzione.
In figura 7 è mostrata una vista in pianta del lato posteriore di una forma realizzativa della presente invenzione.
Tale figura 7 mostra una pluralità di leads 71 che circondano un die pad 70 di un package 61. Tali leads 71 hanno una particolare forma a missile come è possibile notare nella figura 8.
Infatti, come mostrato in dettaglio nella figura 8, detti leads 71 hanno per la porzione esterna 62 al papckage 61 una forma rettangolare, mentre per la porzione interna 63 al package 61 una forma somigliante ad un missile.
In questo modo si ottiene una superficie di contatto superiore di circa un 20% in confronto ai tradizionali leads 11 come mostrato in figura 8 a, con gli ovvi vantaggi che ne derivano.
Come mostra tale figura 8a, il lead innovativo 71 è ottenuto grazie ad un processo di attacco chimico tramite il quale è possibile scavare il lead 71 stesso per una profondità pari alla metà dello spessore del materiale costituente il lead 71, comunemente noto come processo di half etching.
Così facendo si ottiene una sorta di gradino o scalino 80 grazie al quale il composto inglobante 60 trova un appiglio più efficace.
In altre parole il lead 71 per la porzione 63 subisce un'operazione di attacco chimico tramite un'opportuna maschera di processo, grazie alla quale viene a crearsi una zona di basso rilievo 80 che funge da ancoraggio tra il composto inglobante 60 ed il lead 71 stesso.
Inoltre come si evince da tale figura 8, la porzione di superficie 62 del lead 71, esterna al package 61, ha una dimensione lineare 76 maggiore rispetto alla dimensione lineare 77 della porzione di superficie interna 63.
In figura 9 è mostrata una ulteriore forma realizzativa della presente invenzione.
Secondo quanto illustrato in tale figura 9, si notano una pluralità di leads 71 aventi rispettivamente un foro 32, una prima linea mediana 33 di detti leads 71 ed una seconda linea 34, rappresentante la linea di taglio (dam bar) tra il package QFN e la lead frame 50.
Detto foro 32, in questa particolare forma realizzativa, è un foro passante ed ha sezione circolare avendo il suo centro C posto nel punto di incrocio di detta linea mediana 33 con detta linea di taglio 34.
In figura 10 è mostrata una vista tridimensionale di un lead 71 dopo che è stata eseguita l'operazione di taglio del package QFN dalla lead frame 50.
Come si può notare in tale figura 10, il lead 71 presenta una superficie superiore 35, ima superficie laterale 36 ed una superficie inferiore 38.
È da notarsi che la superficie superiore 35 è la superficie che viene saldata alla PCB, previa operazione di elettro - placcatura, mentre la superficie inferiore 38 è la superficie che possiede il bondig pad atto a connettere il chip 12 tramite il bonding wire 19 verso l'estemo.
La superficie laterale 36 presenta uno scavo di forma cilindrica 39, risultato dell'operazione di taglio del package QFN dalla lead frame 50 grazie alla presenza di detto foro passante 32.
Come precedentemente detto uno dei problemi dei leads 11 appartenenti a package QFN tradizionali è dovuto al fatto che questi presentano una sola la superficie saldabile con la PCB.
Con la presente invenzione, la lead trame 50, dopo un'operazione di polimerizzazione (post mold curing), subisce un'operazione di placcatura. In questo modo anche il foro passante 32 è placcato e pertanto anche la superficie laterale 36, specificamente nella zona di scavo di forma cilindrica 39, è saldabile ad una PCB (non mostrata nelle figure 9 e 10).
Pertanto, in seguito all'operazione di saldatura, i leads 71 del package QFN sono elettro - placcati con una lega di stagno - piombo, così come la lead trame 50.
In questo modo si ottiene che la superficie laterale 36 diventa saldabile aumentando considerevolmente la superficie dei leads 71 saldata alla PCB, in quanto oltre alla consueta superficie inferiore 35 vi è anche la superficie laterale 36.
Tuttavia, l'invenzione non aumenta l'impronta a terra del package QFN. Le restanti zone perimetrali della superficie laterale 36 non sono saldabili, perché l'operazione di elettro - placcatura non le interessa, in quanto sono incapsulate dalla resina 60.
Ovviamente, la posizione e la forma geometrica del foro passante 32 possono essere differenti da quanto mostrato nelle figure 9 e 10.
Infatti la Richiedente ha trovato altrettanto efficienti eseguire fori 32 posizionati sulle zone perimetrali 37 dei leads 71, come mostrato in figura 11.
In tale figura 11 si nota come il lead 71 possieda una coppia di fori 32 nelle zone perimetrali 37, comportando un doppio scavo di forma cilindrica 52.
In questo caso l'operazione di elettro - placcatura interessa la superficie superiore 35 e gli scavi 52 di forma cilindrica.
Inoltre la Richiedente ha trovato altrettanto efficienti eseguire fori 32 aventi forme ellittiche o quadrangolari, quest'ultimi con spigoli acuminati oppure smussati, come mostrato nelle figure 12 e 12a.
In tali figure 12 e 12a si nota che il lead 71 possiede un foro passante 32 di sezione quadrangolare nella superficie laterale 36, originante uno scavo 56 a forma di parallelepipedo.
In questo caso l'operazione di elettro - placcatura interessa la superficie superiore 35 e lo scavo 56 a forma di parallelepipedo.
Inoltre, la Richiedente ha realizzato leads 71 aventi due o più fori 32 di sezione circolare, ellittica o quadrangolare sulla superficie laterale 36 o nelle zone perimetrali 37, come mostrato nelle figure 13 e 13a.
In tali figure 13 e 13a si nota come i fori 32 siano posti all'estremità della superficie laterale 36, dando luogo ad un doppio scavo 58 di forma cilindrica.
In questo caso l'operazione di elettro - placcatura interessa la superficie superiore 35 ed il doppio scavo 58 di forma cilindrica.
Infine, la Richiedente ha realizzato leads 71 aventi uno o più fori ciechi 32, di sezione circolare, ellittica o quadrangolare posizionati sulla superficie laterale 36, avendo detti fori ciechi 32 una profondità di scavo dipendente dalle dimensioni del lead 71 stesso, come mostrato in figura 14.
In tale figura 14 si nota come il foro cieco 32, abbia una profondità di scavo D superiore alla metà altezza H del lead 71.
È da notarsi, inoltre, che nelle forme realizzative illustrate nelle figure 9, 10, 12, 12a, e 14, il foro 32, qualunque sezioni esso presenti, è stato rappresentato come avente il proprio centro C sul punto di incrocio tra detta linea mediana 33 e detta linea di taglio 34, ma, sono altresì valide le forme realizzative in accordo alle quali il centro C del foro 32 sia posto in un qualunque punto della porzione di superficie esterna 62 del lead 71, purché dette sezioni si intersechino con detta linea di taglio 34.

Claims (8)

  1. RIVENDICAZIONI 1. Condutori di un contenitore del tipo No-Lead di un dispositivo semicondutore, deto contenitore (23) di tipo No-Lead comprendendo: un chip (12), avente una superficie ativa (13) ed una superficie posteriore (14) opposta a detta superficie ativa (13), deta superficie attiva (13) avente una pluralità di punti connessione (15); una pluralità di condutori (71), disposti atorno al perimetro di deto processore (12) ed avendo una prima (38) ed una seconda superficie ortogonale a detta prima superficie (36); una pluralità di fili di collegamento (19) che connetono elettricamente detti punti di connessione (15) di deto chip (12) a detta prima superficie (38) di detti condutori (71) rispetivamente; un composto saldante (20), ato ad incapsulare deto processore (12), detta prima superficie (38) di detti condutori (71) e detti fili di connessione (19) così da formare deto contenitore (61); essendo detti condutori (71) caraterizzati dal fato di possedere ciascuno di essi almeno un foro (32) in deta seconda superficie (36) di deti condutori (71).
  2. 2. Condutori di un contenitore del tipo No-Lead di un dispositivo semicondutore secondo la rivendicazione 1, caraterizzati dal fato che deto almeno un foro (32) è un foro (32) passante.
  3. 3. Condutori di un contenitore del tipo No-Lead di un dispositivo semicondutore secondo la rivendicazione 1, caraterizzati dal fato che deto almeno un foro (32) è cieco, la cui profondità (D) dipende dalle dimensioni di deto condutore (71).
  4. 4. Conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore secondo la rivendicazione 2 o 3, caratterizzati dal fatto che detto almeno un foro (32) è un foro con sezione circolare.
  5. 5. Conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore secondo la rivendicazione 2 o 3, caratterizzati dal fatto che detto almeno un foro (32) è un foro con sezione ellittica.
  6. 6. Conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore secondo la rivendicazione 2 o 3, caratterizzati dal fatto che detto almeno un foro (32) è un foro con sezione quadrangolare, con spigoli acuminati o smussati.
  7. 7. Conduttori di un contenitore del tipo No-Lead di un dispositivo semiconduttore secondo una qualunque delle precedenti rivendicazioni, caratterizzati dal fatto che detti conduttori (71) hanno una prima dimensione (76), esterna a detto contenitore (61), ed una seconda dimensione (77), interna a detto contenitore (61), detta prima dimensione (76) essendo maggiore di detta seconda dimensione (77).
  8. 8. Conduttori di un contenitore del tipo Quad Fiat No-Lead di un dispositivo semiconduttore secondo una qualunque delle precedenti rivendicazioni, caratterizzato dal fatto che detti conduttori (71) hanno una prima porzione di superficie (62) esterna a detto contenitore (61) avente una forma rettangolare, ed ima seconda superficie (63), prosecuzione di detta prima superficie (62), interna a detto contenitore (61), avente una forma di missile.
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