KR950034696A - 초박형 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

종래의 탭(Tape Automated Bonding) 기술 또는 와이어 본딩 및 리드 프레임을 이용한 기술을 적용한 초박형 반도체 패키지 제조에 있어서, 몰드시 탭 또는 본딩 와이어가 노출됨으로써, 전기적으로 누설(leakage) 및 쇼트(short)되거나, 다이 틸트가 발생되는 문제점을 해결하기 위하여, 테이프 캐리어상에 금속박막에 의한 회로 패턴을 형성하고 있는 다수개의 리드중 내부 리드의 상면에는 장방형 또는 일자형 서포트 필름을 부착시키고, 내부 리드와 외부 리드의 경계선에는 댐바를 형성함으로써, 몰딩시 다이 틸트에 의한 다수개의 리드들 및 반도체 칩의 흼(wrap)현상을 방지하고, 트랜스퍼 몰딩에 의한 상부 봉지 수지의 두께를 하부 봉지 수지의 두께보다 얇게 하여 박형화가 가능한 초박형 반도체 패키지를 얻을 수 있다. 따라서 이러한 초박형 반도체 패키지의 제조는 듀얼인라인 패키지외에 쿼드플렛 패키지에도 적용되고, 상기 서포트 필름이 EMC 밖으로 외측 리드 방향으로 돌출되어 있을 때에는 댐바를 형성하지 않고 서포트 필름만 설치해도 몰딩시 다이의 틸트를 방지할 수 있다.

Description

초박형 반도체 패키지 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 이 발명에 따른 초박형 반도체 패키지 제조에 적용되는 필름 캐리어의 평면도, 제6도는 제5도의 저면도, 제7도는 각각 이 발명에 따른 여러가지 형태의 초박형 반도체 패키지를 나타낸 단면도이다.

Claims (12)

  1. 필름 캐리어 에지부에 형성된 스프로킷 구멍과, 상기 필름 캐리어 중앙부에 마련된 반도체 칩의 실장영역과, 상기 실장영역의 양측에 형성된 외부 리드의 표면 노출홈과, 상기 실장영역의 상ㆍ하측에 인접하여 형성된 게이트 및 에어밴트를 각각 구비하는 베이스 필름과; 상기 필름 캐리어의 중앙부에 형성된 반도체 칩 실장영역의 좌ㆍ우측에 배열 형성되며, 반도칩의 전극패드와 범프 본딩하기 위한 인너 리드와, 상기 인너 리드에서 연장되며 댐버에 의해 지지되는 아웃 리드와, 상기 아웃 리드 끝단에 형성된 테스트 패턴을 각각 구비하는 리드 패턴과; 상기 인너 리드상에 장방형으로 부착되며 본딩된 범프와 인너 리드의 노출을 방지하기 위하여 몰딩면과 동일한 높이의 서포트 필름으로 구성된 초박형 반도체 패키지.
  2. 제1항에 있어서, 상기 서포트 필름은 폴리이미드나 폴리네닐렌 설파이드로 된 사각형 또는 사다리꼴 형상인 것을 특징으로 하는 초박형 반도체 패키지.
  3. 제1항에 있어서, 상기 초박형 반도체 패키지는 듀얼-인-라인 타입 또는 쿼드-플랫 타입중 어느 하나의 타입에 적용한 초박형 반도체 패키지.
  4. 제1항에 있어서, 상기 서포트 필름은 인너 리드 상부 끝단에 장방형 또는 일자형으로 접착됨을 특징으로 하는 초박형 반도체 패키지.
  5. 필름 캐리어 에지부에 형성된 스프로킷 구멍과, 상기 필름 캐리어 중앙부에 형성되며 반도체 칩을 탑재하기 위한 디바이스 구멍과, 상기 디바이스 구멍 양측에 형성된 외부 리드의 표면 노출홈과, 상기 디바이스 구멍 상ㆍ하측에 인접하여 형성된 게이트 및 에어밴트를 각각 구비하는 베이스 필름과; 상기 필름 캐리어의 중앙부에 형성된 디바이스 구멍의 좌ㆍ우측에 배열 형성되며, 상기 디바이스 구멍에서 적어도 한쪽 끝부분이 돌출되는 인너 리드와, 상기 인너 리드에서 연장되며 댐버에 의해 지지되는 아웃 리드와, 상기 아웃 리드 끝단에 형성된 테스트 패턴을 각각 구비하는 리드 패턴과; 상기 인너 리드상에 장방형으로 부착되며 인너 리드의 노출을 방지하기 위하여 몰딩면과 동일한 높이의 서포트 필름으로 구성되는 초박형 반도체 패키지.
  6. 제5항에 있어서, 상기 서포트 필름은 폴리이미드나 폴리네닐렌 설파이드로된 사각형 또는 사다리꼴 형상인 것을 특징으로 하는 초박형 반도체 패키지.
  7. 제5항에 있어서, 상기 초박형 반도체 패키지는 듀얼-인-라인 타입 또는 쿼드-플랫 타입중 어느 하나의 타입에 적용한 초박형 반도체 패키지.
  8. 제5항에 있어서, 상기 서포트 필름은 인너 리드 상부 끝단에 장방형 또는 일자형으로 접착됨을 특징으로 하는 초박형 반도체 패키지.
  9. 제5항에 있어서, 상기 디바이스 구멍에 실장되는 반도체 칩은 에폭시 수지로 인캣슐레이션된 후, 그 밑면이 표면 노출되는 초박형 반도체 패키지.
  10. 베이스 필름을 펀칭 가공하여 디바이스 구멍과, 상기 디바이스 구멍 양측에 한쌍의 아웃 리드 노출홈과, 상기 디바이스 구멍 상ㆍ하측에 인접하여 게이트 및 에어 밴트를 형성하는 제1공정과; 상기 베이스 필름상에 금속물질을 접착한 후, 패턴닝하고 에칭하여 디바이스 구멍의 양측에 인너 리드, 댐버, 아웃 리드 및 테스트패턴을 갖는 리드 패턴을 형성하는 제2공정과; 상기 리드 패턴의 인너 리드의 중앙부에 서포트 필름을 장방형으로 부착시키고, 전극 패드상에 범프가 형성된 반도체 칩을 상기 인너 리드의 에지부에 접착시키는 제3공정과; 상기 제1공정에 의해 형성된 게이트를 통하여 수지를 주입하여 인캡슐레이션하는 제4공정과; 상기 결과적구조에서 테스트 패턴을 통하여 전기적 신뢰성 시험을 한후, 댐바를 커팅하고 외부 리드를 소정 형상으로 절곡 형성하는 제5공정으로 이루어진 초박형 반도체 패키지의 제조방법.
  11. 제10항에 있어서, 상기 제4공정에서 수지를 주입하여 인캡슐레이션시 반도체 칩의 하면을 노출시켜서 형성함을 특징으로 하는 초박형 반도체 패키지의 제조방법.
  12. 제10항에 있어서, 상기 제4공정은 스크린 프린트 방법으로 인캡슐레이션함을 특징으로 하는 초박형 반도체 패키지의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
DE19629767C2 (de) * 1996-07-23 2003-11-27 Infineon Technologies Ag Anschlußrahmen für Halbleiter-Chips und Halbeiter-Modul
JP3638750B2 (ja) * 1997-03-25 2005-04-13 株式会社ルネサステクノロジ 半導体装置
JP3487173B2 (ja) * 1997-05-26 2004-01-13 セイコーエプソン株式会社 Ｔａｂ用テープキャリア、集積回路装置及び電子機器
JP2009099905A (ja) * 2007-10-19 2009-05-07 Rohm Co Ltd 半導体装置
US8264085B2 (en) 2008-05-05 2012-09-11 Infineon Technologies Ag Semiconductor device package interconnections
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
CN101847591B (zh) * 2009-03-27 2012-03-21 王海泉 一种在条带上实现多芯片封装的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5230184A (en) * 1975-09-02 1977-03-07 Sharp Corp Semiconductor device
JPS62232944A (ja) * 1986-04-03 1987-10-13 Ibiden Co Ltd 封止枠を有する半導体素子搭載用回路基板
JPS6362362A (ja) * 1986-09-03 1988-03-18 Oki Electric Ind Co Ltd 半導体素子の封止樹脂流出防止用ダムの形成方法
JP2761753B2 (ja) * 1989-05-25 1998-06-04 トーワ株式会社 フィルムキャリアとこれを用いるモールド方法
US5018005A (en) * 1989-12-27 1991-05-21 Motorola Inc. Thin, molded, surface mount electronic device
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
JPH04164361A (ja) * 1990-10-29 1992-06-10 Nec Corp 樹脂封止型半導体装置
JPH081917B2 (ja) * 1991-01-22 1996-01-10 株式会社東芝 フィルムキャリアテ−プ
JPH04369250A (ja) * 1991-06-17 1992-12-22 Nissan Motor Co Ltd 半導体素子の実装構造
US5200809A (en) * 1991-09-27 1993-04-06 Vlsi Technology, Inc. Exposed die-attach heatsink package
JPH05206314A (ja) * 1991-11-12 1993-08-13 Nec Corp 半導体装置
JPH0828396B2 (ja) * 1992-01-31 1996-03-21 株式会社東芝 半導体装置
JPH05243413A (ja) * 1992-02-27 1993-09-21 Matsushita Electric Works Ltd 半導体装置
US5300808A (en) * 1992-05-04 1994-04-05 Motorola, Inc. EPROM package and method of optically erasing
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JPH0750762B2 (ja) * 1992-12-18 1995-05-31 山一電機株式会社 Ｉｃキャリア
TW263596B (ko) * 1992-12-28 1995-11-21 Mitsui Mining & Smelting Co

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JPH07321138A (ja) 1995-12-08
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