KR900001989B1 - 반도체장치 - Google Patents

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KR900001989B1
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마사찌까 마스다
겐 무라까미
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가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

반도체장치
제1도는 종래의 반도체장치의 평면도.
제2도는 본 발명의 1실시예에 따른 반도체장치의 사시도.
제3도는 제2도에 도시한 반도체장치의 일부를 절단한 상태를 도시한 사시도.
제4도는 본 발명에 따른 반도체장치를 제조하기 위하여 사용되는 리이드 프레임 전체의 개략적인 평면도.
제5도는 제4도에 도시한 리이드 프레임의 중요부의 확대도.
제6도는 제5도에 도시한 리이드 프레임을 성형할때의 성형상태의 단면도.
제7도는 제5도에 대응하는 종래의 리이드 프레임의 부분적인 확대도.
제8도는 종래의 성형 상태의 단면도.
본 발명은 평면 패키지형의 반도체장치에 관한 것으로, 특히 다수개의 핀을 형성한 반도체장치에 관한 것이다.
일반적으로 평면 패키지형의 반도체장치는 듀얼인 라인 패키지 장치에 비하여 얇은 형 및 다수개의 핀을 형성하기가 용이하고, 또 내장용 회로기판(프린트 기판)의 내장은 칩 캐리어 패키지와 거의 동일한 내장 작업으로 된다는 장점이 있어서 그 수요는 증가하고 있다. 이러한 종류의 반도체장치는 통상 금속의 얇은 판을 펀칭해서 얻어진 리이드 프레임에 반도체 소자를 고정시키고, 또 리이드와의 사이에 전기적인 접속을 시킨 다음에 펠릿과 리이드와의 접속부를 4각형(정사각형,장방형)으로 얇게 수지(플라스틱)으로 패키지 모양이 되게 봉지한 구성으로 되어 있다.
그리고, 이와같이 패키지의 평면 형상을 4각형으로 하였을때에는 제1도에 도시한 것과같이 패키지 기판(1)의 한쪽 모서리 부분을 제거하여 모서리 제거부(2)를 형성하고, 이 모서리 제거부(2)를 다수개의 핀(리이드)(3)의 인덱스로 이용하고 있다.
그런데 근래의 반도체장치는 점점 더 고밀도화되고, 또 다핀화되는 경향이 있다. 반면에 설계, 제작 또는 내장상의 이유에서 패키지의 형성이라든가 치수를 일정하게 유지하는 것이 요구될때가 있다. 이와같은 경우에는 리이드의 피치를 가급적 적게하고, 또 패키지 기판(1)의 주위의 4변의 길이를 최대한으로 이용해서 핀(3)을 배치하는 것에 의해 다핀화에 대응시키지 않을 수 없다.
그러나 상술한 종래의 반도체장치에서는 인덱스용으로서 모서리 제거부(2)를 마련하는 것에 의해 이 부분에는 핀(3)을 마련할 수가 없었고, 이 때문에 패키지 기판 주위의 4변의 이용도가 저하되어서 다핀화의 장해로 되고 있었다. 또한, 모서리 제거부(2)에 핀을 배치하지 못하기 때문에, 모서리 제거부(2)에 접하는 측면(1a)와 (1b)에 서는 핀을 패키지 기판(1)의 중심 0에 대하여 대칭으로 배열할 수가 없고, 이에 의하여 설계, 제작 또는 내장에 있어서 불리한 점이 생기게 된다. 좀더 자세한 것은 다음에 설명하겠지만 모서리 제거부(2)에 핀을 마련하지 않기 때문에, 이에 대응하는 리이드 프레임에 해당하는 위치에는 당연히 리이드를 마련하지 않으며, 이것 때문에 플라스틱의 몰드성형을 할때에 플라스틱이 새어나와서 외관이 깨끗하지 못하고 패키지의 부분적인 결함이 생겨서 상품 가치를 저하시키는 문제점도 있었다.
본 발명의 첫째 목적은 다수개의 핀을 배치할 수 있게 한 반도체장치를 제공하는 것이다. 본 발명의 두번째 목적은 설계, 제작 또는 내장에 있어서, 불이익이 생기지 않는 반도체장치를 제공하는 것이다. 본 발명의 세번째 목적은 수지성형시의 수지가 새는 것을 방지할 수 있는 반도체장치를 제공하는 것이다. 이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.
제2도는 본 발명의 반도체장치의 전체적인 사시도, 제3도는 제2도에 도시한 반도체장치의 일부를 절단한 상태를 도시한 사시도이다. 동일 도면에서 (10)은 패키지기판, (11)은 이 패키지(10)의 4변 주위의 측면에 돌출된 리이드이다. 패키지기판(10)은 수지재료를 몰드성형등의 방법으로 전체를 편평하게, 또 그 평면형상을 장방형과 같은 4각형으로 형성하며, 또 상기 리이드(11)의 안쪽부, 즉 내부리이드(12)와 반도체소자 펠릿(13)을 내장하여 봉지하고 있다. 반도체소자 펠릿(13)은 대략 정사각형인 탭(14)위면에 고정하고, 반도체소자 펠릿의 전극패드와 상기의 각 리이드(11)의 내부 리이드(12)를 와이어(15)로 접속하고 있다. 또한, 상기 패키지기판(10)은 한쪽 모서리부분을 제거한 형태로 하고, 이 모서리 제거부를 인덱스(16)으로 구성하고 있다. 한편, 상기 리이드(11)은 각각 같은 피치로 패키지기판(10)은 4변 주위의 측면 각각에 병렬로 마련되고, 또 그 외부 리이드(11)이 사각형의 주위를 향해서 돌출하고 있다.
이 경우에 외부 리이드(17)은 계단형상으로 구부러져 있으며, 도면에 도시되지 않은 내장용 프린트 기판위에 패키지기판(10)을 탑재하였을때에 외부 리이드(17)의 끝부분이 프린트 기판의 배선에 접촉하도록 하고 있다. 또한, 이 외부 리이드(17)은 패키지기판(10)의 중심위치에 대하여 대칭형으로 되도록 배치함과 동시에 패키지기판(10)의 주위를 최대한으로 유효하게 이용할 수 있도록 배치하고 있으며, 따라서 상기 리이드(11)의 일부, 본 실시예에서는 (11a)와 (11b)가 상기 패키지기판(10)의 모서리 제거부, 즉 인덱스(16)의 면에 배치되고, 이 면으로부터 각 외부 리이드(17a)와 (17b)를 각각 직각방향으로 돌출시키고 있다.
다음에 이상과 같은 구성의 반도체장치의 제조방법을 설명한다.
먼저 제4도에 도시한 것과 같이 42합금등의 얇은 금속판을 펀칭형성해서 장방형의 리이드 프레임(18)을 형성한다. 이 리이드 프레임(18)은 본 실시예에서 5개의 패키지에 해당하는 리이드등을 연속하여 마련한 일렬 프레임으로서 구성하고 있으며, 각 패키지에 해당하는 부분은 중앙에 형성한 사각형의 탭(14)의 주위에 여러개의 리이드(11)의 내부 리이드(12)를 제5도에 도시한 것과 같이 합쳐서 방사형상으로 배치함과 동시에 각 리이드(11)은 틀형상의 댐(19)에 의해 일체로 연결되고, 또 각 리이드(11)의 외부리이드(17)은 동일한 피치간격으로 4변의 주위방향으로 연장하여 마련된 프레임부(20)에 연결되어 있다. 또한 상기 탭(14)는 그의 4개의 모서리 각각에 탭연결 리이드(21)을 마련하고, 이 탭연결 리이드(21)을 상기 댐(19)에 연결시키는 것에 의해 탭(14)를 프레임(20)에 지지되게 하고 있다. (23)은 가이드구멍이다. 이 경우 본 발명에서 상기 인덱스(16)에 배치되는 리이드(11a) 및 (11b)는 상기의 탭연결 리이드(21)에 근접하게 배치되어 리이드(11a) 및 (11b)와 탭연결 리이드(21)과의 간격(22)를 가급적 좁게 하고 있다. 이와 관련하여 제7도에 도시한 종래의 리이드 프레임(18A)는 리이드(11a) 및 (11b)가 존재하지 않기 때문에 탭연결 리이드(21)과 인접하는 리이드(11) 사이의 간격(22A)가 넓게 되어 있다.
계속해서 상기 리이드 프레임(18)의 탭(14)나 내부리이드(12)에 금등의 도금을 실행한 다음에, 탭(14)의 표면에 반도체소자 펠릿(13)을 금 실리콘의 공융 혼합물등으로 고정하고, 또 펠릿(13)과 내부리이드(12) 사이를 와이어(15)로 접속해서 전기적인 접속을 실행한다. 다음에 제6도에 도시한 바와 같이 리이드 프레임(18)을 상하의 수지성형(24) 및 (25)내에 설정하고, 그 캐비티(26)내에 탭(14), 내부리이드(12), 펠릿(13) 및 와이어(15)를 배치하고, 아래쪽의 수지성형(25)에 형성된 게이트(27)로부터 봉지용 수지(28)을 캐비티(26)내에 사출한다. 이 때에 리이드 프레임(18)의 한쪽 모서리부에 마련된 게이트 위면판부(29)를 게이트(27)의 바로 위의 위치에 배치하고, 게이트(27)로부터 사출된 수지를 내부 깊은 쪽으로 유도시킨다. 또한, 캐비티내에 사출된 수지는 리이드 프레임(18)의 간격 사이를 통과해서 캐비티 내부 전체에 충전된다.
따라서 상술한 본 발명에 관한 리이드 프레임에서는 리이드(11a) 및 (11b)와 탭연결 리이드(21)사이의 간격이 좁기 때문에, 제5도의 B부분에서의 수지의 누출을 적게 억제할 수가 있다. 이에 대하여 제7도에 도시한 종래의 리이드프레임(18A)에서는 간격(22A)가 크기 때문에 제7도의 A부분에서 제8도에 도시한 바와같이 수지의 누출(30)이 생기기 쉽고, 성형 경화후에 이 누출부분을 제거하려고 하면 패키지 기판(10)의 결함을 발생시키는 문제점이 있다.
이상과 같이 하여 성형 봉지를 완성한후, 다음에 리이드 프레임(18)의 프레임부(20)이나 댐(19), 그리고 탭 연결리이드(21)을 절단하여 분리하고, 또 프레스가공에 의해서 외부리이드(17)을 계단형상으로 구부러지게 하면, 상술한 반도체장치를 얻을 수 있는 것이다.
따라서, 상술한 본 실시예의 반도체장치에 의하면 패키지기판(10)에는 한쪽의 모서리를 제거함으로서 형성된 인덱스(16)이 마련되고 있으므로 종래와 마찬가지로 리이드(11)의 인식을 실행할 수 있는 것은 물론이고, 이 인덱스(16)에도 리이드(11a) 및 (11b)를 배치하는 것에 의해 그만큼 리이드 수가 증가될 수 있어서 고밀도화와 다핀화에 대응할 수 있다. 또한, 인덱스에 리이드를 배치하는 것에 의해 리이드를 패키지기판의 중심에 대하여 대칭으로 배치하는 것이 가능하게 되고, 이에 의하여 반도체장치라든가 내장용회로 기판등의 설계, 제작 또는 내장을 용이하게 실행할 수 있다.
또한, 본 발명의 제조방법에 의하면 형성되는 패키지기판의 인덱스에 해당하는 위치에 리이드를 배치한 리이드프레임을 사용하여 펠릿 부착, 와이어 접속 및 수지성형을 실행하고 있으므로, 수지성형의 누출을 억제하여 수지가 새어나오는 것과 이것을 제거하고자 할 때에 따르는 기판의 결함등을 방지하여 상품가치가 높은 반도체장치를 제조할 수가 있다.
여기서 도면에 도시한 반도체장치나 리이드 프레임의 구성은 하나의 예에 불과한 것이며 여러가지 변형예를 생각할 수 있는 것은 물론이다.
이상과 같이 본 발명의 반도체장치에 의하면, 패키지기판의 인덱스부에도 리이드를 배치하고 있으므로, 반도체장치의 고밀도화라든가 다핀화에 유효하게 됨과 동시에 리이드의 대칭 배열을 가능하게 하여 설계, 제작 및 내장을 용이하게 도모할 수가 있다.
또한, 본 발명의 제조방법에 의하면 간격이 좁은 리이드 프레임을 사용하고 있으므로 수지의 누출을 억제할 수 있고, 이것에 의한 결함등을 방지해서 외관의 향상 및 상품가치의 향상을 달성할 수 있다는 효과가 있다.

Claims (12)

  1. 수지로 형성되고, 반도체소자(13)을 내장하여 봉지하며, 4변을 갖고 정사각형 또는 직사각형 형상을 갖는 패키지기판(10), 상기 패키지기판(10)의 각각의 4변으로부터 돌출한 여러개의 연결 리이드(11), 상기 연결 리이드(11)에 의해 둘러쌓이고, 그위에 위치된 상기 반도체소자(13)를 갖는 탭(14), 상기 탭(14)에서 연장한 탭 연결 리이드(21)과, 상기 패키지기판(10)의 적어도 하나의 모서리에 형성되는 모서리 제거부(16)을 포함하며, 상기 여러개의 연결 리이드(11)은 상기 반도체소자(13)위의 전극 패드에 접속되고, 적어도 하나의 상기 여러개의 연결 리이드(11)은 상기 모서리 제거부(16)으로부터 돌출한 반도체장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 패키지기판(10)의 각각의 4변으로부터, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결리이드(11)은 상기 패키지기판의 중심 위치에 대하여 대칭되도록 배열되는 반도체장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 여러개의 연결 리이드(11)과 상기 탭(14)는 금속으로 되는 반도체장치.
  4. 특허청구의 범위 제3항에 있어서, 또, 상기 반도체소자(13)의 대응하는 전극패드에 상기 여러개의 연결 리이드(11)을 접속하는 와이어 수단(15)를 포함하는 반도체장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 패키지기판(10)의 각각의 4변으로부터, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)은 계단식으로 구부러져 있는 반도체장치.
  6. 특허청구의 범위 제4항에 있어서, 상기 탭 연결 리이드(21)은 상기 탭(14)로부터 연장되고, 상기 패키지기판(10)으로부터 돌출되지 않은 반도체장치.
  7. 특허청구의 범위 제1항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
  8. 특허청구의 범위 제2항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
  9. 특허청구의 범위 제4항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
  10. 특허청구의 범위 제5항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
  11. 특허청구의 범위 제3항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
  12. 특허청구의 범위 제6항에 있어서, 상기 모서리 제거부(16)으로부터 돌출하는 상기 여러개의 연결 리이드(11)의 상기 적어도 하나는 상기 모서리 제거부와 인접한 상기 패키지기판(10)의 측면으로부터 돌출하는 연결 리이드(11)과 같은 방향으로 상기 패키지기판으로부터 돌출하는 반도체장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140742A (ja) * 1983-12-06 1985-07-25 フエアチアイルド　カメラ　アンド　インストルメント　コーポレーシヨン リードフレーム及びその実装方法
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
JP2634516B2 (ja) * 1991-10-15 1997-07-30 三菱電機株式会社 反転型ｉｃの製造方法、反転型ｉｃ、ｉｃモジュール
US6225685B1 (en) * 2000-04-05 2001-05-01 Advanced Micro Devices, Inc. Lead frame design for reduced wire sweep having a defined gap between tie bars and lead pins

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3926746A (en) * 1973-10-04 1975-12-16 Minnesota Mining & Mfg Electrical interconnection for metallized ceramic arrays
US4089575A (en) * 1976-09-27 1978-05-16 Amp Incorporated Connector for connecting a circuit element to the surface of a substrate
JPS5479563A (en) * 1977-12-07 1979-06-25 Kyushu Nippon Electric Lead frame for semiconductor
DE3061383D1 (en) * 1979-02-19 1983-01-27 Fujitsu Ltd Semiconductor device and method for manufacturing the same
US4195193A (en) * 1979-02-23 1980-03-25 Amp Incorporated Lead frame and chip carrier housing
US4289922A (en) * 1979-09-04 1981-09-15 Plessey Incorporated Integrated circuit package and lead frame

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