JPS58134453A - リ−ドフレ−ム - Google Patents
リ−ドフレ−ムInfo
- Publication number
- JPS58134453A JPS58134453A JP57016233A JP1623382A JPS58134453A JP S58134453 A JPS58134453 A JP S58134453A JP 57016233 A JP57016233 A JP 57016233A JP 1623382 A JP1623382 A JP 1623382A JP S58134453 A JPS58134453 A JP S58134453A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- tab
- lead frame
- package body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims description 8
- 239000004793 Polystyrene Substances 0.000 claims 1
- 229920002223 polystyrene Polymers 0.000 claims 1
- 239000011347 resin Substances 0.000 abstract description 17
- 229920005989 resin Polymers 0.000 abstract description 17
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000007789 sealing Methods 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 239000000725 suspension Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 238000009434 installation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000008188 pellet Substances 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000004424 eye movement Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- WABPQHHGFIMREM-RNFDNDRNSA-N lead-211 Chemical compound [211Pb] WABPQHHGFIMREM-RNFDNDRNSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフラットパッケージ型の半導体装置に好適なリ
ードフレームに−するものである。
ードフレームに−するものである。
一般にフラットパッケージ酸の半導体装置はデュアルイ
ンライン型のパッケージに比軟して一膠化および多ビ、
ン化が容易でＴｏす、しかも賽装用回路基板（プリント
基板）への実ｉ！はチツプキキリアパッケージと略同＠
！度の＊ａ作業でよいという利点からその需１１ｔ：を
増大している。この柵の半導体装置に通常金属薄板を打
抜成形して得られたリードフレームに半導体嵩子ペレツ
）ｔ−ｔ＆ｌ看しかつリードとの間に電気的接続上行な
つ几上で、ベレットやリードとの接続部を方形（正方形
、長方形）でかつ博肉のパッケージ形状にプラスチック
刺止した構成としでいる。そして、このようにパッケー
ジの平面形状を方形にしたときには、纂１図に示すよう
にパッケージ本体ｌの−角５ｔ−ＷＩ！Ｊ取ｐ形欲し、
この［ｔｉ域０１５２ｔ−複数本のビン（リード）３の
インデックスとして利用しているのでるる。
ンライン型のパッケージに比軟して一膠化および多ビ、
ン化が容易でＴｏす、しかも賽装用回路基板（プリント
基板）への実ｉ！はチツプキキリアパッケージと略同＠
！度の＊ａ作業でよいという利点からその需１１ｔ：を
増大している。この柵の半導体装置に通常金属薄板を打
抜成形して得られたリードフレームに半導体嵩子ペレツ
）ｔ−ｔ＆ｌ看しかつリードとの間に電気的接続上行な
つ几上で、ベレットやリードとの接続部を方形（正方形
、長方形）でかつ博肉のパッケージ形状にプラスチック
刺止した構成としでいる。そして、このようにパッケー
ジの平面形状を方形にしたときには、纂１図に示すよう
にパッケージ本体ｌの−角５ｔ−ＷＩ！Ｊ取ｐ形欲し、
この［ｔｉ域０１５２ｔ−複数本のビン（リード）３の
インデックスとして利用しているのでるる。
ところで、近年の半導体装置は増々高密駅化されかつ多
ビン化される傾向にある。この反面、設計、製作あるい
は実装上の理由からパッケージの本体形状や寸法を一定
に保つことが要求されることがある。したかって、この
ような場合にリードピッチを可及的に小さくしかつパッ
ケージ本体ｌの四Ｊｉｌｌ−長を最大に利用してビン３
會配設する仁とにより多ビン化に対応せざるＶＩ−得な
い。
ビン化される傾向にある。この反面、設計、製作あるい
は実装上の理由からパッケージの本体形状や寸法を一定
に保つことが要求されることがある。したかって、この
ような場合にリードピッチを可及的に小さくしかつパッ
ケージ本体ｌの四Ｊｉｌｌ−長を最大に利用してビン３
會配設する仁とにより多ビン化に対応せざるＶＩ−得な
い。
しかしながら、前記従来の半導体装置では、インデック
スとしての面４ｊ！７ＮＳ２を設けたことによりこの部
分４ＣＨビン３を設けておらず、このためパッケージ本
体の四ｌ１ｉＩｌｌＩＯ利用ＩＩＬが低下されて多ビン
化の障害になっている。また、面取り部２にビンを配設
していなｌ／に７ｔ、め、峙に面取９部２に豪１１１１ するＪｌｌｌｌ−圓１ａと１ｂにおいてａ、ビン會パッ
ケージ本ＫｌＯ中、Ｌ？ ＯＫ対して対称警−列岬で婁
ず、これにより設置、製作や実装において不利が生ずる
ことかある。史に詳Ｉｊｍは後述Ｔるが、面取９部２に
ビンを設けないことからこれに対応するリードフレーム
の相当部位に轢当然リードを設けておらず、これがため
プラスチックのモールド形成時にプラスチックの洩れか
生じて外観の低下やパッケージの欠け１ｋ１１発し、商
品価１ｉ１ｔ−低下させると論う問題もある。
スとしての面４ｊ！７ＮＳ２を設けたことによりこの部
分４ＣＨビン３を設けておらず、このためパッケージ本
体の四ｌ１ｉＩｌｌＩＯ利用ＩＩＬが低下されて多ビン
化の障害になっている。また、面取り部２にビンを配設
していなｌ／に７ｔ、め、峙に面取９部２に豪１１１１ するＪｌｌｌｌ−圓１ａと１ｂにおいてａ、ビン會パッ
ケージ本ＫｌＯ中、Ｌ？ ＯＫ対して対称警−列岬で婁
ず、これにより設置、製作や実装において不利が生ずる
ことかある。史に詳Ｉｊｍは後述Ｔるが、面取９部２に
ビンを設けないことからこれに対応するリードフレーム
の相当部位に轢当然リードを設けておらず、これがため
プラスチックのモールド形成時にプラスチックの洩れか
生じて外観の低下やパッケージの欠け１ｋ１１発し、商
品価１ｉ１ｔ−低下させると論う問題もある。
したがって本発明の目的は、一つの角＠にインデックス
ｔＶするパッケージ本体のこのインデックス相当部位に
リードを配役し、インデックス部位にリードを糞する半
導体装置ｔ形成できるように構成することＫより、半導
体装置の多ビン化を可能にすると共にその設計、製作、
実ｆ！【各易な４のとし、かつ装置の外観低下ｔ−防止
して商品価−の向上を達成することができるリードフレ
ームを提供すること１′ＫＴｏる。
ｔＶするパッケージ本体のこのインデックス相当部位に
リードを配役し、インデックス部位にリードを糞する半
導体装置ｔ形成できるように構成することＫより、半導
体装置の多ビン化を可能にすると共にその設計、製作、
実ｆ！【各易な４のとし、かつ装置の外観低下ｔ−防止
して商品価−の向上を達成することができるリードフレ
ームを提供すること１′ＫＴｏる。
以下、本尭−′°普図示の実施ガによりｌｓｌ明する。
８１２図は不発−のリードフレームを用いｔ半導体装置
の全体ａｍ図、纂３図はその一部値期図でＴｏ！ｆ）、
１０はパッケージ本体、１１はその四鵬咄ｔａｍｔｔｃ
突設したリード（ビン）である。前記パッケージ本体１
（ｌレジン（プラスチック）材ｔモールド成形する勢し
て全体ｔｌＩ平にかつその平面形状１ｍ方形等の方形に
形成しており、前記リード１１の内端部、即ちインナリ
ード１２や牛導体素子ペレツ）１３ｔ−内１ｉｎｔ止し
ている。牛導体素子ベレツ）１３は略正方形のタブ１４
上１ｌｌＴＫ固着し、その電極パッドと前記各リード１
１のインナリード１２とをワイヤ１５にて接続している
。また１１［Ｉ記パッケージ本体１０は一角部を面取す
した形状としてこれをインデックス１６として１Ｉｌｌ
＊している。一方、１１配り−ド１１は夫々等しいピッ
チにてパッケージ本体１０の四ｍ囲−面に並設しかつそ
のアウタリード１７に一＆！＆１周外方に向けて突設し
ている。この場合、アウタリード１７は段状に折曲し、
図外の実装用プリント基板上にバジケージ本体１０ｔ−
１１！１ｍｌ九と自にアウタリード１７先海部がプリン
ト基板の配−に壷触できるようにしている。また、この
リード１７框パツケージ本体ｌＯの中心位置に対して対
称形となるように配設すると共にパッケージ本体ｌＯの
轡＃１ｉｌｌｌ！！ｉを最大１１１ｉＫＷ効利用するよ
うに配設してお０．Ｌ、７ｔかつて前記リード１１の一
鵠、本ガでハリード１１ａとｔｔｂは前記パッケージ本
体１００面取やされた糊面、つ宜９インデックス１６面
に配設し、この面から各アウタリード１７ａ、１７ｂ
を夫々直角方向に集設させている。
の全体ａｍ図、纂３図はその一部値期図でＴｏ！ｆ）、
１０はパッケージ本体、１１はその四鵬咄ｔａｍｔｔｃ
突設したリード（ビン）である。前記パッケージ本体１
（ｌレジン（プラスチック）材ｔモールド成形する勢し
て全体ｔｌＩ平にかつその平面形状１ｍ方形等の方形に
形成しており、前記リード１１の内端部、即ちインナリ
ード１２や牛導体素子ペレツ）１３ｔ−内１ｉｎｔ止し
ている。牛導体素子ベレツ）１３は略正方形のタブ１４
上１ｌｌＴＫ固着し、その電極パッドと前記各リード１
１のインナリード１２とをワイヤ１５にて接続している
。また１１［Ｉ記パッケージ本体１０は一角部を面取す
した形状としてこれをインデックス１６として１Ｉｌｌ
＊している。一方、１１配り−ド１１は夫々等しいピッ
チにてパッケージ本体１０の四ｍ囲−面に並設しかつそ
のアウタリード１７に一＆！＆１周外方に向けて突設し
ている。この場合、アウタリード１７は段状に折曲し、
図外の実装用プリント基板上にバジケージ本体１０ｔ−
１１！１ｍｌ九と自にアウタリード１７先海部がプリン
ト基板の配−に壷触できるようにしている。また、この
リード１７框パツケージ本体ｌＯの中心位置に対して対
称形となるように配設すると共にパッケージ本体ｌＯの
轡＃１ｉｌｌｌ！！ｉを最大１１１ｉＫＷ効利用するよ
うに配設してお０．Ｌ、７ｔかつて前記リード１１の一
鵠、本ガでハリード１１ａとｔｔｂは前記パッケージ本
体１００面取やされた糊面、つ宜９インデックス１６面
に配設し、この面から各アウタリード１７ａ、１７ｂ
を夫々直角方向に集設させている。
第４図ａ削記午導体装置に適用されたリードフレームＬ
８ｆ示す。このリードフレーム１８は４２アロイ等から
なる知冊状の金属薄板を打抜成形あるいはエツチング勢
によって形成しており、本ガで轄５１１Ｍのパッケージ
に相当するリード勢を連設した多連フレームとして構成
している。各パッケージ相当箇所は、そのｅｓｔｓｓ図
に合わせて示すように１中央に形成した方形のタブ１４
のＷｓ囲に複数本のリード１１の各インナリード１２に
放射状に配設すると共に各リード１１［枠状のダム１９
によｐ一体に連結し、かつ各リード１１のアウタリード
１７は勢ピッチ間隔で四１ＩＩ１８方向に延設してフレ
ーム部２０に連結している。また、前記タブ１４はその
四角部にタブ吊りリード２１１設け、このタブ吊りリー
ド２１を前記ダム！９に連結することＫよりタブ１４ｔ
フレーム部２０に支持している。更に、このリードフレ
ーム１８は、前記インデックス１６に配設するリード１
１ａ。
８ｆ示す。このリードフレーム１８は４２アロイ等から
なる知冊状の金属薄板を打抜成形あるいはエツチング勢
によって形成しており、本ガで轄５１１Ｍのパッケージ
に相当するリード勢を連設した多連フレームとして構成
している。各パッケージ相当箇所は、そのｅｓｔｓｓ図
に合わせて示すように１中央に形成した方形のタブ１４
のＷｓ囲に複数本のリード１１の各インナリード１２に
放射状に配設すると共に各リード１１［枠状のダム１９
によｐ一体に連結し、かつ各リード１１のアウタリード
１７は勢ピッチ間隔で四１ＩＩ１８方向に延設してフレ
ーム部２０に連結している。また、前記タブ１４はその
四角部にタブ吊りリード２１１設け、このタブ吊りリー
ド２１を前記ダム！９に連結することＫよりタブ１４ｔ
フレーム部２０に支持している。更に、このリードフレ
ーム１８は、前記インデックス１６に配設するリード１
１ａ。
ｔｔｂ’ｔ＊紀タブ吊りリード２１に近接配置し、リー
ドｌｌａ、ｌｌｂとタブ吊ｇ ＩＪ−ド２１との間の隙
間２２ｔ０１及的に小さくしている。因みに、第７１１
ｍＫ示す従来のリードフレーム１８ムではリード１１ａ
、ｌｌｂに相当するものが存在していな〆ため、タブ吊
りリード２１と隣接するリード１１との間の隙間２２ム
か大きなものとなっている。
ドｌｌａ、ｌｌｂとタブ吊ｇ ＩＪ−ド２１との間の隙
間２２ｔ０１及的に小さくしている。因みに、第７１１
ｍＫ示す従来のリードフレーム１８ムではリード１１ａ
、ｌｌｂに相当するものが存在していな〆ため、タブ吊
りリード２１と隣接するリード１１との間の隙間２２ム
か大きなものとなっている。
なお、前記リードフレームｔＳＯ各パｙケージ−の−隅
部には、打抜きを行なわないゲート上面板部２９に設け
、後述するようにレジンモールドの際のレジン流を規制
するようにしている。２９ムは従来のゲート上ｉｌｌ板
沸である。また、第４図の□ Ｊ５にリードフレーム１８の内１１１Ｋｔ！複数個のガ
イド孔２３ｔ−形成し、目動組立の際の送りに利用され
る。
部には、打抜きを行なわないゲート上面板部２９に設け
、後述するようにレジンモールドの際のレジン流を規制
するようにしている。２９ムは従来のゲート上ｉｌｌ板
沸である。また、第４図の□ Ｊ５にリードフレーム１８の内１１１Ｋｔ！複数個のガ
イド孔２３ｔ−形成し、目動組立の際の送りに利用され
る。
以上の１１１１１ｍのリードフレーム１４では、タカ」
やインナリード１２に金等のめつ１ｉｔ）Ｉｉした後、
タブ１４！ｉ！面にａ牛導体累子ベレツ）１３ｔ−公仰
の金シリコン共晶等により固着し、かつペレット１３と
インナリード１２関にワイヤｔＳｔ接続して電気的接続
を行なう。しかる後、第６図に示すように１ リードフ
レーム１８を上、下のレジンモールドｊｌ１２４％ ２
５内にセットしてそのキャビティ２６内にタブ−４，イ
ンナリード１２．ペレツ）１３、ワイヤ１５を配置し、
下モールドＩｌ！２５に形成したゲート２７から刺止用
レジン２８會キヤビテイ２６内に圧送する。このと番、
リードフレーム１８に設けたゲート上面１部２９ｉｊケ
ート２７の直上位置に配置し、ケート２７から吐出され
たレジンをキャビティ奥方へ道導きせる。また、キャビ
ティ内へ圧送されたレジンはリードフレーム１８の隙間
ｔ−通つで全キャビティ内に充填され、′：。
やインナリード１２に金等のめつ１ｉｔ）Ｉｉした後、
タブ１４！ｉ！面にａ牛導体累子ベレツ）１３ｔ−公仰
の金シリコン共晶等により固着し、かつペレット１３と
インナリード１２関にワイヤｔＳｔ接続して電気的接続
を行なう。しかる後、第６図に示すように１ リードフ
レーム１８を上、下のレジンモールドｊｌ１２４％ ２
５内にセットしてそのキャビティ２６内にタブ−４，イ
ンナリード１２．ペレツ）１３、ワイヤ１５を配置し、
下モールドＩｌ！２５に形成したゲート２７から刺止用
レジン２８會キヤビテイ２６内に圧送する。このと番、
リードフレーム１８に設けたゲート上面１部２９ｉｊケ
ート２７の直上位置に配置し、ケート２７から吐出され
たレジンをキャビティ奥方へ道導きせる。また、キャビ
ティ内へ圧送されたレジンはリードフレーム１８の隙間
ｔ−通つで全キャビティ内に充填され、′：。
所定のモニルドが完成されるのである。
そしてこのとき、本発明のリードフレーム１８では、リ
ードｌｌａ、ｌｌｂとタブ吊りリード２１との閾の隙間
２２が小さいので前記レジンかこのＦＪｆ１５２２に−
通ってダム１９方向に流れ出ること、つまｏ第５図Ａ部
におけるレジン洩れ（はみ出し）を少なく抑えることか
できる。これに対し、１ｉｔ７図の従来のリードフレー
ム１８ムでＦｉ隙隙間２ムが大きいため、同図Ａｍにお
いて軍８図に符号３０で示すレジン洩れが生じ易く、成
形固化後にこの洩れた部位を削除しようとするとパッケ
ージ本体１０のその部分に欠けが生じるという不利があ
る。
ードｌｌａ、ｌｌｂとタブ吊りリード２１との閾の隙間
２２が小さいので前記レジンかこのＦＪｆ１５２２に−
通ってダム１９方向に流れ出ること、つまｏ第５図Ａ部
におけるレジン洩れ（はみ出し）を少なく抑えることか
できる。これに対し、１ｉｔ７図の従来のリードフレー
ム１８ムでＦｉ隙隙間２ムが大きいため、同図Ａｍにお
いて軍８図に符号３０で示すレジン洩れが生じ易く、成
形固化後にこの洩れた部位を削除しようとするとパッケ
ージ本体１０のその部分に欠けが生じるという不利があ
る。
なお、モールド刺止の完了後はリードフレーム１８のフ
レーム部２０やダム１９、艶にクタブ吊りリード２１ｔ
−切離しかつブレヌ加工によってアウタリード１７’を
曖状に折曲丁れば前述した午導体襞置ｔ−祷ることがで
きるのでるる。
レーム部２０やダム１９、艶にクタブ吊りリード２１ｔ
−切離しかつブレヌ加工によってアウタリード１７’を
曖状に折曲丁れば前述した午導体襞置ｔ−祷ることがで
きるのでるる。
したかつて、以上のリードフレームにて形成した前記牛
導体装置では、パッケージ本体ｌＯの面取りされた一面
部（インデックス１６１１）にり一ドｌｌａ、ｆｌｂか
設けられるのでその分リード数を増加できｒＩ＆直の高
密度化、多ビン化に対応できる。ま友、各リードｔパッ
ケージ本体の中心に対して対称に配設でき、装置中実装
用回路基板勢の設計、製作や実装を行ない易いものにで
きる。
導体装置では、パッケージ本体ｌＯの面取りされた一面
部（インデックス１６１１）にり一ドｌｌａ、ｆｌｂか
設けられるのでその分リード数を増加できｒＩ＆直の高
密度化、多ビン化に対応できる。ま友、各リードｔパッ
ケージ本体の中心に対して対称に配設でき、装置中実装
用回路基板勢の設計、製作や実装を行ない易いものにで
きる。
ここで、本発明のリードフレームは図示のものＫａ定さ
れるものではな（１！Ｉｉ々の変形ガが考えられる。
れるものではな（１！Ｉｉ々の変形ガが考えられる。
以上のように本発明のリードフレームによれは、パッケ
ージ本体のインデックス相当部位にリードを配設してい
るので、パッケージのレジンモールド時におけるレジン
洩れや欠けを防止して商品愉筐の低下【防止すると共に
、このリードフレームを通用し７を午導体装置の高密度
化、多ビン化や設計、製作、！ｌ！装の容易化上図るこ
とができるという効果を奏する。
ージ本体のインデックス相当部位にリードを配設してい
るので、パッケージのレジンモールド時におけるレジン
洩れや欠けを防止して商品愉筐の低下【防止すると共に
、このリードフレームを通用し７を午導体装置の高密度
化、多ビン化や設計、製作、！ｌ！装の容易化上図るこ
とができるという効果を奏する。
纂１図は従来の牛導体装置の概略平面図、−２図および
ＩＩ３図は本発明のリードフレーム１８ムした午尋体装
置の斜視図および破断−袂図、纂１図は本発明の笑ＩＩ
例に従ったリードフレームの全体ｔ−積略的に示す平面
図、第５図は、上記第４図に示し７ｔ １７−ドフレー
ムの豐畷の拡大図、＄１６図ハ本発明のリードフレーム
ｔｍいたモールド状塾の断面図、８７図に第５図に対応
する、従来のリードフレームの部分拡大図、＃Ｅ８図は
従来のリードフレームを用いたモールド状履のＩ！ｌＴ
［ｆｉ図である。 ＩＯ・・・パッケージ本体、ｌｌ・・・リード、１２・
・・インナリード、１３・・・ベレット、１４・・・タ
ブ、１５・・・ワイヤ、１６川インデツクス、１７・・
・アウタリード、ｔｓ、 ｔｓム・・・リードフレー
ム、１９・・・ダム、２０・・・フレーム悌、２２．２
２ム・・・隙間、２４．２５・・・モールド層、２６・
・・キャビティ、２８・・・レジン、２９・・・ゲート
上面板。 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６１′２１
ＩＩ３図は本発明のリードフレーム１８ムした午尋体装
置の斜視図および破断−袂図、纂１図は本発明の笑ＩＩ
例に従ったリードフレームの全体ｔ−積略的に示す平面
図、第５図は、上記第４図に示し７ｔ １７−ドフレー
ムの豐畷の拡大図、＄１６図ハ本発明のリードフレーム
ｔｍいたモールド状塾の断面図、８７図に第５図に対応
する、従来のリードフレームの部分拡大図、＃Ｅ８図は
従来のリードフレームを用いたモールド状履のＩ！ｌＴ
［ｆｉ図である。 ＩＯ・・・パッケージ本体、ｌｌ・・・リード、１２・
・・インナリード、１３・・・ベレット、１４・・・タ
ブ、１５・・・ワイヤ、１６川インデツクス、１７・・
・アウタリード、ｔｓ、 ｔｓム・・・リードフレー
ム、１９・・・ダム、２０・・・フレーム悌、２２．２
２ム・・・隙間、２４．２５・・・モールド層、２６・
・・キャビティ、２８・・・レジン、２９・・・ゲート
上面板。 第 １ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６１′２１
Claims (1)
- 【特許請求の範囲】 １、 偏平でかつ全体上略方形に構成したノ（ツケージ
本体の四ｊＩ！ｌ囲−面から複数本のリードを突設しか
つ前記パッケージ本体の一つの角部にインデックスを形
取してなる千導体俟直に用いられ、・牛導体集子ベレツ
）ｌ固着するタブと、このタブの胸囲に配置し−ｆｔ創
記９−ドと、前記タブやり−ドを一体に支持するダム、
タブ吊０リード、フレーム部とｔ−備えてなるリードフ
レームであって、前記パッケージ本体のインデツクヌ相
当部位に前記リードの一５ｔ−配設したことｔ−脣像と
する・リードフレーム。 ２、 ＊数−のパッケージ分音多連に形成してなる％
軒ｍｙＩｃの範囲第１項記載のリードフレーム。 ３、 インデツクヌ相当部位に配設したリードにより、
リード関の隙間を小嘔（させてなる％ｆｆ−求の範囲第
１ＪＪ！または第２積に１載のリート５フレーム。 ４、パッケージ本体の中心に対して各リードを対称に配
設してなる特許請求の範−謝１項ないし填３墳の−ずれ
かに記載のリードフ・レーム。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016233A JPS58134453A (ja) | 1982-02-05 | 1982-02-05 | リ−ドフレ−ム |
| DE3303165A DE3303165C2 (de) | 1982-02-05 | 1983-01-31 | Halbleitervorrichtung mit Gehäusekörper und Verbindungsleitern |
| GB08302730A GB2115220B (en) | 1982-02-05 | 1983-02-01 | Semiconductor device and method of producing the same |
| IT19414/83A IT1161869B (it) | 1982-02-05 | 1983-02-03 | Dispositivo a semiconduttori e procedimento per la sua fabbricazione |
| KR1019830000433A KR900001989B1 (ko) | 1982-02-05 | 1983-02-04 | 반도체장치 |
| SG362/87A SG36287G (en) | 1982-02-05 | 1987-04-23 | Semiconductor device and method of producing the same |
| HK707/87A HK70787A (en) | 1982-02-05 | 1987-10-01 | Semiconductor device and method of producing the same |
| MY616/87A MY8700616A (en) | 1982-02-05 | 1987-12-30 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016233A JPS58134453A (ja) | 1982-02-05 | 1982-02-05 | リ−ドフレ−ム |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200257A Division JPH079960B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134453A true JPS58134453A (ja) | 1983-08-10 |
Family
ID=11910829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016233A Pending JPS58134453A (ja) | 1982-02-05 | 1982-02-05 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134453A (ja) |
-
1982
- 1982-02-05 JP JP57016233A patent/JPS58134453A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5233222A (en) | Semiconductor device having window-frame flag with tapered edge in opening | |
| US6627976B1 (en) | Leadframe for semiconductor package and mold for molding the same | |
| US6646339B1 (en) | Thin and heat radiant semiconductor package and method for manufacturing | |
| US6696747B1 (en) | Semiconductor package having reduced thickness | |
| US7271037B2 (en) | Leadframe alteration to direct compound flow into package | |
| US5294827A (en) | Semiconductor device having thin package body and method for making the same | |
| US5185653A (en) | O-ring package | |
| US4706105A (en) | Semiconductor device and method of producing the same | |
| US20010033011A1 (en) | Semiconductor package having a die pad with downward-extended tabs | |
| US7102208B1 (en) | Leadframe and semiconductor package with improved solder joint strength | |
| JPS58134453A (ja) | リ−ドフレ−ム | |
| KR950034696A (ko) | 초박형 반도체 패키지 및 그 제조방법 | |
| JPS63296252A (ja) | 樹脂封止型半導体装置 | |
| KR900001989B1 (ko) | 반도체장치 | |
| JP3136029B2 (ja) | 半導体装置 | |
| KR950003907B1 (ko) | 반도체 리이드 프레임 | |
| JPH0529527A (ja) | 半導体装置 | |
| JPH04215461A (ja) | 半導体パッケージ | |
| KR0124790B1 (ko) | 표면실장형 집적회로 패키지 | |
| KR900001988B1 (ko) | 반도체장치에 사용되는 리이드 프레임 | |
| JPS6351542B2 (ja) | ||
| JPH0697353A (ja) | 半導体装置及びその製造方法 | |
| JPH0621309A (ja) | リードフレーム | |
| KR0119759Y1 (ko) | 버텀 리드형 반도체 패키지 | |
| KR980006207A (ko) | 패키지몰딩 불량을 방지한 반도체 패키지 제조방법 및 리드프레임 구조 |