JPH0697353A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0697353A
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Abstract

(57)【要約】 （修正有） 【構成】 回路形成面の周縁部に外部端子９を設けた半
導体チップ１の回路形成面とダイパッド３とを絶縁フィ
ルム４を介して接着する。また、外部端子９とインナー
リード５において、半導体チップ１の外周部に位置する
箇所とでボンディングワイヤー２を介して電気的に接続
する。更に、半導体チップ１とダイパッド３とをパッケ
ージの厚さ方向の中央部になるようにサポートバー７を
アップセットする。 【効果】 従来のＬＯＣ構造パッケージやＴＳＯＰ構造
のパッケージより薄型化が可能になり、ＩＣカードにお
いては、実装密度が向上し、ＩＣカードの大容量化と低
価格化が図れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳しくは、半導体チップのパッケージに適用して有効
な技術に関するものである。
【０００２】
【従来の技術】現在、図３，図４及び図５に示すような
構造のパッケージが用いられている。図３及び図４はＬ
ＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）構造のパッケージの
断面図及び斜視図、図５はＴＳＯＰ（Ｔｈｉｎ Ｓｍａ
ｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）構造のパッケ
ージの断面図を示す。
【０００３】図３及び図４に示すように、ＬＯＣ構造の
パッケージは、半導体チップ１の回路形成面上に複数の
インナーリード５と半導体チップ１とが絶縁フィルム４
を介して、ポリイミド系樹脂からなる接着剤で接着され
ている。また、半導体チップ１の中央部に設けられた外
部端子９とインナーリード５とがバスバー１０をまたい
で金線ワイヤ等のボンディングワイヤー２により電気的
に接続されている。また、ＬＯＣ構造のパッケージは、
インナーリード５が回路形成面で半導体チップ１を支え
ているので銀ペースト等を用いず、絶縁フィルム４を介
して接着する。一方、図５に示すように、ＴＳＯＰ構造
のパッケージは、回路形成面の裏面とダイパット３とが
銀ペースト等により接着され、半導体チップ１の周縁部
に設けられた外部端子９とインナーリード５とがボンデ
ィングワイヤー２により電気的に接続されている。
【０００４】尚、図３，図４及び図５において、６はア
ウターリード、７はサポートバー、８はモールド樹脂を
示す。
【０００５】
【発明が解決しようとする課題】上記従来構造のパッケ
ージを用いた場合、ＬＯＣ構造のパッケージにおいては
外部端子９が図３及び図４に示すように半導体チップ１
の中央に設けなくてはいけないが、半導体チップ１の生
産の大部分を占めるのはＴＳＯＰ構造のパッケージにア
センブリ可能なチップであり、ＬＯＣ構造のパッケージ
に搭載するために新たにチップの設計から、専用の半導
体チップ１を作製する必要がある。
【０００６】また、ＬＯＣ構造のパッケージの場合、ボ
ンディングワイヤー２のループ高さは、グランド，電源
ラインであるバスバー１０の上を接触しないように接続
しなければならず、パッケージを薄型化していくとボン
ディングワイヤー２がパッケージの外へ露出する不良が
発生する。
【０００７】更に、ＴＳＯＰ構造のパッケージにおいて
も、ボンディングワイヤー２のループ高さがそのままパ
ッケージの厚さに影響するため、パッケージの薄型化は
非常に困難であった。
【０００８】本発明は、ボンディングワイヤー２のルー
プ高さをより低くすることによって従来より薄型パッケ
ージからなる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置は、半導体チップの回路形成面の周縁に該回
路の外部端子が設けられ、且つ、前記回路形成面とダイ
パッドとが前記外部端子が露出されるように絶縁膜を介
して接着され、且つ、前記半導体チップ側方に設けられ
たインナーリードと前記外部端子とがワイヤボンディン
グされていることを特徴とするものである。
【００１０】また、請求項２記載の本発明の半導体装置
の製造方法は、半導体チップの回路形成面の周縁に該回
路の外部端子を設ける工程と、前記回路形成面とダイパ
ッドとを、前記外部端子が露出されるように絶縁膜を介
して接着する工程と、前記チップ側方に設けられたイン
ナーリードと、前記外部端子とをワイヤボンディングす
る工程と、パッケージ用金型により形成される空間の厚
さ方向の中央部に前記半導体チップ及びダイパッドが位
置するように前記ダイパッドから延びたサポートバーの
形状を加工する工程とを有することを特徴とするもので
ある。
【００１１】
【作用】上記請求項１記載の本発明を用いることによ
り、ボンディングワイヤーのループ高さがダイパッド及
び絶縁膜の厚さの分だけ低減できるとみなされる。
【００１２】また、上記請求項２記載の本発明を用いる
ことにより、ダイパッド側及び半導体チップ側に等しく
樹脂が流れ込むので前記ダイパッド及び半導体チップの
浮き沈みが低減される。
【００１３】
【実施例】以下、一実施例に基づいて、本発明について
詳細に説明する。
【００１４】図１は本発明の一実施例の断面図、図２は
同平面図を示す。図１及び図２に示すように、半導体チ
ップ１の回路形成面の周縁部に設けられた外部端子９が
露出するように、半導体チップ１の回路形成面とダイパ
ッド３とが、両面にポリイミド系樹脂からなる接着剤が
塗布された絶縁フィルム４を介して接着されている。ま
た、ボンディングワイヤー２とインナーリード５との接
続位置は、図１及び図２においては、回路形成面と同じ
水平面上にあるが、半導体チップ１の回路形成面の上部
に位置しないようにすればよい。図１及び図２におい
て、６はアウターリード、７はサポートバー、８はモー
ルド樹脂、９は半導体チップに形成された回路の外部端
子（以下、「外部端子」という。）を示す。
【００１５】次に、請求項２記載の本発明の一実施例の
製造工程を示す。
【００１６】まず、半導体チップ１の回路形成面とダイ
パッド３とを外部端子９が露出するように、ポリイミド
等からなる熱可塑性接着剤を両面に塗布した絶縁フィル
ム４を用いて加熱圧着により接合させる。その後、半導
体チップ１の側方に位置するインナーリード５と、半導
体チップ１の回路形成面の周縁部に設けられた外部端子
９とを金線ワイヤー等のボンディングワイヤー２を用い
て、電気的に接続する。 次に、パッケージ金型によっ
て形成される空間の厚み方向の中央部に半導体チップ１
及びダイパッド３が位置するようにサポートバー７を加
工しアップセットする。これは、半導体チップ１側及び
ダイパッド３側に均等に樹脂を流すことで、半導体チッ
プ１及びダイパッド３の浮き沈みをなくすためである。
【００１７】次に、パッケージ金型ヘモールド樹脂８を
流し、加熱しつつ、保圧することにより、樹脂を硬化さ
せ、半導体装置を完成させる。
【００１８】また、本発明を用いて、従来より樹脂厚が
薄いパッケージを製造する場合、例えば、厚さ１００μ
ｍ のリードフレーム、厚さ２００μｍ の半導体チップ
１、両面に厚さ１０μｍ の接着剤を塗布した厚さ２５
μｍ の絶縁フィルム４からなる接着テープ及びワイヤ
ー高さがｍａｘ１４０μｍ のＴＳＯＰで使用する従来
の低ループのボンディングワイヤー２を用いた場合、樹
脂厚４５０μｍ のパッケージの製造が可能となる。こ
の際、モールド樹脂８はフィラーサイズ、形状及びエポ
キシ樹脂材料を適正化し、粘度を約１００ポイズ以下に
調整する必要がある。従来の樹脂厚のパッケージ作製に
用いられる２００〜３００ポイズのモールド樹脂８を用
いた場合、未充填不良，ボイド不良及びボンディングワ
イヤー２のパッケージ外への露出による外観不良が起こ
るためである。また、モールド金型はマルチプランジャ
ーを使用し、ボイドの発生やチップの浮き沈みがないよ
うにゲートサイズ，エアーベント等の適正化が必要であ
る。
【００１９】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、ワイヤボンディング手法を用い
て、０．４５ｍｍのモールド成型が可能となり、従来の
ＬＯＣ型パッケージ及びＴＳＯＰ型パッケージより薄型
パッケージの製造が可能となり、ＩＣカード等において
実装密度が向上するため、ＩＣカードの大容量化と低価
格化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施例のパッケージの断面図であ
る。
【図２】同パッケージの平面図である。
【図３】従来のＬＯＣ構造のパッケージの断面図であ
る。
【図４】同パッケージの斜視図である。
【図５】従来のＴＳＯＰ構造のパッケージの断面図であ
る。
【符号の説明】
１ 半導体チップ ２ ボンディングワイヤー ３ ダイパッド ４ 絶縁フィルム ５ インナーリード ６ アウターリード ７ サポートバー ８ モールド樹脂 ９ 外部端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの回路形成面の周縁に該回
    路の外部端子が設けられ、 且つ、前記回路形成面とダイパットとが、前記外部端子
    が露出されるように絶縁膜を介して接着され、 且つ、前記半導体チップ側方に設けられたインナーリー
    ドと前記外部端子とがワイヤボンディングされているこ
    とを特徴とする半導体装置。
  2. 【請求項２】 半導体チップの回路形成面の周縁に該回
    路の外部端子を設ける工程と、 前記回路形成面とダイパットとを、前記外部端子が露出
    されるように絶縁膜を介して接着する工程と、 前記半導体チップ側方に設けられたインナーリードと前
    記外部端子とをワイヤボンディングする工程と、 パッケージ用金型によって形成される空間の厚さ方向の
    中央部に前記半導体チップ及びダイパットが位置するよ
    うに、前記ダイパットから延びたサポートバーの断面形
    状を加工する工程とを有することを特徴とする、請求項
    １記載の半導体装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183447A (ja) * 1993-12-22 1995-07-21 Nec Kyushu Ltd 半導体装置
JPH08125106A (ja) * 1994-10-28 1996-05-17 Sharp Corp 樹脂封止型半導体装置及びその製造方法
EP0712159A3 (en) * 1994-11-08 1997-03-26 Oki Electric Ind Co Ltd Structure of a resin molded semiconductor
US6072243A (en) * 1996-11-26 2000-06-06 Sharp Kabushiki Kaisha Semiconductor integrated circuit device capable of surely electrically insulating two semiconductor chips from each other and fabricating method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187954A (ja) * 1988-01-22 1989-07-27 Matsushita Electron Corp 樹脂封止型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187954A (ja) * 1988-01-22 1989-07-27 Matsushita Electron Corp 樹脂封止型半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183447A (ja) * 1993-12-22 1995-07-21 Nec Kyushu Ltd 半導体装置
JPH08125106A (ja) * 1994-10-28 1996-05-17 Sharp Corp 樹脂封止型半導体装置及びその製造方法
EP0712159A3 (en) * 1994-11-08 1997-03-26 Oki Electric Ind Co Ltd Structure of a resin molded semiconductor
US6002181A (en) * 1994-11-08 1999-12-14 Oki Electric Industry Co., Ltd. Structure of resin molded type semiconductor device with embedded thermal dissipator
US6072243A (en) * 1996-11-26 2000-06-06 Sharp Kabushiki Kaisha Semiconductor integrated circuit device capable of surely electrically insulating two semiconductor chips from each other and fabricating method thereof

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