JP3136029B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3136029B2
JP3136029B2 JP05196626A JP19662693A JP3136029B2 JP 3136029 B2 JP3136029 B2 JP 3136029B2 JP 05196626 A JP05196626 A JP 05196626A JP 19662693 A JP19662693 A JP 19662693A JP 3136029 B2 JP3136029 B2 JP 3136029B2
Authority
JP
Japan
Prior art keywords
lead
tab
semiconductor device
package
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP05196626A
Other languages
English (en)
Other versions
JPH0750380A (ja
Inventor
光守 日▲高▼
進一 澤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16360894&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3136029(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP05196626A priority Critical patent/JP3136029B2/ja
Publication of JPH0750380A publication Critical patent/JPH0750380A/ja
Application granted granted Critical
Publication of JP3136029B2 publication Critical patent/JP3136029B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にパッケ
ージの表面に電気特性検査用のテストパッドを有する半
導体装置に関する。
【０００２】
【従来の技術】電子機器は、機能面から高密度実装化
が、実装面から軽量化，小型化，薄型化が要請されてい
る。この結果、組み込まれる電子部品の端子（リード，
ピン）のピッチが狭小化するとともに、端子数も増大し
て多ピン化傾向にある。また、電子部品の製造コスト低
減のために、パッケージ形態としては、材料が安くかつ
生産性が良好な樹脂封止（レジンパッケージ）型半導体
装置が多用されている。レジンパッケージ型半導体装置
としては、金属製のリードフレームを用いるもの、表面
にリードを形成した絶縁性フィルムを用いるもの（ＴＣ
Ｐ：Tape Carrier Package）等が知られている。
【０００３】リードフレームを用いた半導体装置につい
ては、日立評論社発行「日立評論」1992年第３号、平成
４年３月25日発行、Ｐ75〜Ｐ80に記載されている。この
文献には、より小型・薄型のパッケージとして、ＴＳＯ
Ｐ（Thin Small Outline Package），ＳＳＯＰ（Shrink
Small Outline Package），ＴＱＦＰ（Thin Quad Flat
Package），ＳＴＺＩＰ（Shrink Thin Zigzag Inline
Package)が開示されている。また、ＳＯＰ(Small Outli
ne Package）はパッケージの２辺にアウターリードを配
置し、ＱＦＰ(Quad Flat Package) はパッケージの４辺
にアウターリードを配置した構造となっている。
【０００４】また、工業調査会発行「電子材料」１９８
４年９月号、昭和５９年９月１日発行、６４頁には、一
般のフラット・パッケージにおける端子形状の種類とし
て、（ａ）Ｊ型リード（Rolled-under) 、（ｂ）ガルウ
ィング (Gull-wing)、（ｃ）バットリード (Butt-lea
d)、（ｄ）フラットリード (Flat lead)がある旨記載さ
れている。
【０００５】一方、オーム社発行「National Technical
Report 」1993年４月号、同年４月18日発行、P104〜P1
12には、０．３ｍｍピッチＱＦＰ実装技術について記載
されている。この文献には、「検査，出荷，梱包，運送
時の危険に対してリード曲げ精度を保証する方法とし
て，・・・保護リング付きＱＦＰが，・・・ＴＰＱ（Te
st Pad with ＱＦＰ) タイプのパッケージがそれぞれ提
案されている。・・・また，ＴＰＱの方は，モールド部
の上部と下部の寸法差をつけ，両者の段差部に検査用端
子が配列したパッケージであり，・・・」旨記載されて
いる。また、ＴＰＱについては、日経ＢＰ社発行「日経
マイクロデバイス」1992年９月号、同年９月１日発行、
Ｐ15にも記載されている。この文献には「新構造の欠点
は，実装密度が少し低くなる点である。１４ｍｍ角パッ
ケージで約１４％ピン数が少ない。ただしこの比率はパ
ッケージ寸法が大きくなるほど小さくなる。」旨記載さ
れている。
【０００６】
【発明が解決しようとする課題】リードの曲がりを防止
するために、前記文献にも記載されているように、検査
用端子（テストパッド）をパッケージの表面に設けた半
導体装置（テストパッド付き半導体装置）が開発されて
いる。本発明も前記同様な技術に関するものである。
【０００７】本発明の目的は、リード曲がりを効果的に
防止できる半導体装置を提供することにある。本発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面からあきらかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明の半導体装置は、
パッケージと、このパッケージから突出するそれぞれ複
数のリード及びタブ吊りリードとを有する外観構造の半
導体装置であるが、前記両リードはパッケージ内の途中
で曲がってパッケージ下面（第１の面）の途中に突出す
るとともに突出箇所で曲がってパッケージの下面に張り
付くように延在する構造となっている。また、下面に突
出して曲がったリードは下面および外端がパッケージか
ら露出し、側面部分はパッケージ内に埋設されている。
前記パッケージは単純な矩形体状となり、パッケージの
表裏面（第２の面及び第１の面）はそれぞれ平行な面と
なっている。また、前記リードの外端はパッケージの縁
から長く突出することなく略パッケージ縁まで延在して
いる。この露出するリード部分は外部端子となるととも
に、特性検査用の測定端子ともなっている。
【０００９】
【作用】上記した手段によれば、本発明の半導体装置
は、パッケージの下面の途中からパッケージ外にリード
が突出するとともに、突出箇所で曲がってパッケージの
下面に埋め込むように張り付き、かつまたリード先端は
パッケージの縁から長く突出することなくパッケージの
縁まで延在していることから、リードが他のものに引っ
掛かるおそれもなくリード曲がりが防止できる。また、
パッケージの下面に突出したリードは、突出箇所で曲が
ってパッケージの下面に埋め込むように張り付き、かつ
一面を露出させる構造となっていることから、外部端子
としても測定端子としても使用できる。
【００１０】
【実施例】以下図面を参照して本発明の一実施例につい
て説明する。図１は本発明の一実施例による半導体装置
を示す断面図、図２は同じく底面図、図３は本発明の半
導体装置の製造に用いられるリードフレームの平面図、
図４は同じくリードフレームの断面図、図５は同じく半
導体装置の製造においてチップボンディング，ワイヤボ
ンディングが終了したリードフレームを示す平面図、図
６は同じくワイヤボンディングが終了したリードフレー
ムの断面図、図７は同じくトランスファモールド状態の
リードフレームの断面図、図８は同じくリード切断状態
を示す断面図である。
【００１１】本発明の半導体装置は、図１および図２に
示すように、外観的にはエポキシレジンからなるパッケ
ージ１の下面周縁にリード２の外端（外部端子３）が埋
め込まれた形状となっている。前記外部端子３は、図２
に示すように下面がパッケージ１から露出し、実装時の
端子や特性検査用の端子（テストパッド）として使用さ
れる。パッケージ１は、矩形体、すなわち偏平体とな
り、パッケージ１の上面４と下面５は平行となってい
る。また、パッケージ１の側面は、前記パッケージ１が
トランスファモールドで形成されるため、モールド型か
らパッケージ１が抜け易くするためにキャビティの側面
を傾斜させた結果生じる斜面となっている。
【００１２】前記パッケージ１内の中央にはタブ６が位
置し、このタブ６上に半導体チップ７が固定されてい
る。また、前記タブ６の周縁近傍には、リード２の内端
が臨んでいる。そして、このリード２の内端と、前記半
導体チップ７の図示しない電極は、導電性のワイヤ９に
よって電気的に接続されている。前記リード２は、タブ
６（半導体チップ７）の周縁近傍からパッケージ１の周
縁に向かって延在するが、パッケージ１内において途中
でパッケージ１の下面５側に曲がってパッケージ１の下
面５から突出する。また、パッケージ１から突出したリ
ード２は突出箇所で曲がってパッケージの下面に張り付
くように延在する構造となっている。下面５に突出して
曲がったリード２は下面および外端がパッケージから露
出し、側面部分はパッケージ内に埋設されている。この
露出したリード外端部分は、実装用の外部端子３となる
とともに、特性検査用の測定端子（テストパッド）とも
なる。
【００１３】つぎに、本発明の半導体装置の製造方法に
ついて、図３乃至図８を参照しながら説明する。本発明
の半導体装置の製造においては、図３に示されるような
リードフレーム１５が用意される。このリードフレーム
１５は、０．１５ｍｍ〜０．２ｍｍの厚さのＦｅ−Ｎｉ
系合金あるいはＣｕ合金等からなる金属板をエッチング
または精密プレスによってパターニングすることによっ
て形成される。リードフレーム１５は、複数の単位リー
ドパターンを一方向に直列に並べた形状となっている。
単位リードパターンは、一対の平行に延在する外枠１６
と、この一対の外枠１６を連結しかつ外枠１６に直交す
る方向に延在する一対の内枠１７とによって形成される
枠１９内に形成されている。この枠１９の中央には、矩
形状のタブ（支持体）６が配設されている。また、前記
枠１９の四隅からは細いタブ吊りリード２０が延在し、
その先端で前記タブ６の四隅をそれぞれ支持している。
【００１４】一方、前記枠１９の各外枠１６および内枠
１７の内側からは、相互に平行となって枠１９の中央の
タブ６に向かって複数のリード２が延在している。リー
ドピッチは、たとえば０．３〜０．５ｍｍとなり、リー
ド幅は０．１〜０．１５ｍｍとなる。また、前記リード
２の多くは途中で屈曲してその先端をタブ６の近傍に臨
ませている。また、前記リード２の先端部およびタブ６
を含むタブ吊りリード２０の先端側は、図４に示すよう
に、屈曲して一段高くなっている。これは、最終的には
リード２の外端部が、パッケージ１の下面５の周縁に張
り付いた構造とするためである。
【００１５】つぎに、このようなリードフレーム１５に
対して、図５および図６に示すように、チップボンディ
ングおよびワイヤボンディングが行われる。本発明のリ
ードフレームにおいては、図６に示すように、リードフ
レーム１５の中央部分は一段高くなっていることから、
チップボンディングやワイヤボンディングの際のリード
フレーム１５を支持するテーブル２５もこれに対応して
一段高くなり、一段高くなったタブ６やリード２の内端
部分を支えるようになっている。前記タブ６上には、常
用のチップボンディング装置により半導体チップ７が図
示しない接合材を介して固定される。また、常用のワイ
ヤボンディング装置によって、前記半導体チップ７の図
示しない電極と、リード２の内端は導電性のワイヤ９で
それぞれ接続される。
【００１６】つぎに、前記リードフレーム１５は、図７
に示すようにトランスファモールド装置のモールド上・
下型２６，２７に型締めされてモールドされる。モール
ドは前記モールド上・下型２６，２７によって形成され
たキャビティ２９内に図示しないゲートを介してレジン
を注入することによって行われる。リード２の外端部分
がパッケージ１の下面５周縁に露出するようにモールド
するため、モールド上・下型２６，２７においては、キ
ャビティ２９はモールド上型２６に設けられる。また、
モールド上型２６においては、モールド後、モールド上
型２６からパッケージ１が抜け易くなるように、前記キ
ャビティ２９の内周壁面３０はキャビティ２９の開口側
が広くなるような斜面となっている。したがって、形成
されたパッケージ１の周面は、前記キャビティ２９の内
周壁面３０に対面する斜面となっている。また、前記ト
ランスファモールドにおいて、リードフレーム１５の外
枠１６および内枠１７は、レジンの流出を防止するダム
の役割を果たす。
【００１７】つぎに、トランスファモールドが終了した
リードフレーム１５において、不要リードフレーム部分
が切断除去され、図１および図２に示されるような半導
体装置が製造される。前記不要リードフレームの切断除
去においては、図８に示すように、ダイ３５およびポン
チ３６によってリード２やタブ吊りリード２０が切断さ
れるが、この切断においてリード２やタブ吊りリード２
０はパッケージ１の付け根部分で切断し、パッケージ１
の周縁からリード２やタブ吊りリード２０が突出しない
ようにする。実際には、ポンチ３６でパッケージ１の周
縁を切断しないようにパッケージ１の周縁からわずかに
離れた位置でリード切断が行われる。したがって、リー
ド２の外端はパッケージ１の周縁から、たとえば、０．
２ｍｍにも満たない程度突出することになる。しかし、
このような長さのリード突出は、リード外端が他のもの
に引っ掛かって曲がる原因にはなり難い。
【００１８】
【発明の効果】
（１）本発明の半導体装置は、パッケージの下面周縁に
リードの外端を張り付けたような構造となり、この外端
は実装時の外部端子（テストパッド）として使用できる
とともに、特性検査用の測定端子としても使用できると
いう効果が得られる。
【００１９】（２）本発明の半導体装置は、パッケージ
の表面にテストパッドを有する構造となるが、パッケー
ジの表裏面が相互に平行となる単純な矩形体となるた
め、パッケージを製造するモールド型は、一方にキャビ
ティを設ければ良く、モールド型の制作コストを安価と
することができるという効果が得られる。
【００２０】（３）本発明の半導体装置は、リードの外
部端子はパッケージの下面周縁に下面および外端を露出
させる以外は埋め込まれた構造となっているとともに、
パッケージの縁から殆ど突出しないことから、リードの
外端が他のものに引っ掛かって曲がるようなこともな
く、リード曲がりが起き難いという効果が得られる。
【００２１】（４）上記（１）〜（３）により、本発明
によれば、リード曲がり不良が発生し難い安価な半導体
装置を提供することができるという相乗効果が得られ
る。
【００２２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない、たとえば、
前記外部端子３は隣合う外部端子３を交互に千鳥状に部
分的に太くして配置して、特性検査用のテストパッドあ
るいは実装端子として使用してもよい。この場合、実装
基板のランドも前記外部端子に対応して千鳥状配列とす
る必要がある。千鳥状配列による接続は、リードピッチ
が狭くなっても、千鳥状の接続部分の間隔は広い状態に
あることから、外部端子３間を半田が繋げてしまう半田
ブリッジなる不良が発生し難くなる効果がある。また、
本発明はパッケージの下面両側縁にそれぞれリードの外
部端子をパッケージから突出させることなく張り付けた
状態で配置する構造としても良い。この半導体装置にお
いてもリード曲がりが起き難いものとなる。また、前記
実施例では、リード２の外部端子３の下面とパッケージ
１の下面５が略同一平面となっているが、外部端子３の
下面がパッケージ１の下面５よりも低い構造であっても
良い。
【００２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
装置の製造技術に適用した場合について説明したが、そ
れに限定されるものではない。本発明は外部端子を有す
る電子部品などに適用できる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体装置を示す断面
図である。
【図２】本発明の一実施例による半導体装置を示す底面
図である。
【図３】本発明の半導体装置の製造に用いられるリード
フレームの平面図である。
【図４】本発明の半導体装置の製造に用いられるリード
フレームの断面図である。
【図５】本発明の半導体装置の製造においてチップボン
ディング，ワイヤボンディングが終了したリードフレー
ムを示す平面図である。
【図６】本発明の半導体装置の製造においてワイヤボン
ディング装置のテーブル上に載置されたリードフレーム
を示す断面図である。
【図７】本発明の半導体装置の製造においてトランスフ
ァモールド状態のリードフレームを示す断面図である。
【図８】本発明の半導体装置の製造においてリードおよ
びタブ吊りリードを切断する状態を示す断面図である。
【符号の説明】
１…パッケージ、２…リード、３…外部端子、４…上
面、５…下面、６…タブ、７…半導体チップ、９…ワイ
ヤ、１５…リードフレーム、１６…外枠、１７…内枠、
１９…枠、２０…タブ吊りリード、２５…テーブル、２
６…モールド上型、２７…モールド下型、２９…キャビ
ティ、３０…内周壁面、３５…ダイ、３６…ポンチ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の面、該第１の面より面積が小さい
    第２の面及び４つの側面を有するパッケージ、複数のリ
    ード並びに複数のタブ吊りリードとを具備する半導体装
    置において、該４つの側面のそれぞれは該複数のリード
    を有し、該第１の面の周縁で該リードの外端部分が該第
    １の面で露出し、かつ、該タブ吊りリードの一部分が該
    第１の面で露出するように構成されてなる半導体装置。
  2. 【請求項２】 該リードの外端部分が該パッケージの該
    側面から露出していることを特徴とする請求項１に記載
    の半導体装置。
  3. 【請求項３】 上記タブ吊りリードが支持するタブが樹
    脂封止されていることを特徴とする請求項１又は請求項
    ２に記載の半導体装置。
  4. 【請求項４】 上記タブ吊りリードが支持するタブが樹
    脂封止され、上記第１の面で露出する上記各タブ吊りリ
    ードは上記４つの側面において相互に隣り合う側面によ
    って形成される上記パッケージの隅部に位置しているこ
    とを特徴とする請求項１乃至請求項３のいずれか１項に
    記載の半導体装置。
  5. 【請求項５】 タブ吊りリードで支持されたタブ上に固
    定された半導体チップと、該半導体チップの上面の電極
    とリードの内端部とを電気的に接続した導電性ワイヤ
    と、該タブと、該リードの内端部とを封止したパッケー
    ジ並びに外部端子を具備する樹脂封止型半導体装置であ
    って、該外部端子は該パッケージの側面及び下面周縁に
    露出し、該タブ吊りリードの一部は該パッケージの下面
    で露出することを特徴とする樹脂封止型半導体装置。
  6. 【請求項６】 タブ吊りリードで支持されたタブ上に固
    定された半導体チップと、前記半導体チップの上面の電
    極とリードの内端部とを電気的に接続した導電性ワイヤ
    と、前記導電性ワイヤ及び前記半導体チップを封止した
    封止樹脂と、前記封止樹脂の側面及び下面周縁に露出し
    た外部端子とを具備する樹脂封止型半導体装置であっ
    て、前記タブを含む前記タブ吊りリードの先端側は屈曲
    によって一段高く形成され、前記タブ吊りリードの先端
    側が高くなった前記タブの下方の部分も前記封止樹脂が
    形成され、前記タブ吊りリードの一部は前記パッケージ
    の下面で露出することを特徴とする樹脂封止型半導体装
    置。
  7. 【請求項７】 タブ吊りリードで支持されたタブ上に固
    定された半導体チッ プと、前記半導体チップの上面の電
    極とリードの内端部とを電気的に接続した導電性ワイヤ
    と、前記導電性ワイヤ及び前記半導体チップを封止した
    封止樹脂と、前記封止樹脂の側面及び下面周縁に露出し
    た外部端子とを具備する樹脂封止型半導体装置であっ
    て、前記タブを含む前記タブ吊りリードの先端側は屈曲
    によって一段高く形成され、前記タブ寄りのタブ吊りリ
    ードの下方には封止樹脂が設けられ、前記タブから遠く
    なる前記タブ吊りリードの外端部分の上方には封止樹脂
    が設けられていることを特徴とする樹脂封止型半導体装
    置。
  8. 【請求項８】 第１の面、該第１の面より面積が小さい
    第２の面及び４つの側面を有するパッケージ、複数のリ
    ード並びに４本のタブ吊りリードとを具備する半導体装
    置において、該４つの側面のそれぞれは該複数のリード
    を有し、該第１の面の周縁で該リードの外端部分が該第
    １の面で露出し、かつ、該タブ吊りリードの一部分が該
    第１の面で露出するように構成されてなる半導体装置。
  9. 【請求項９】 第１の面、該第１の面より面積が小さい
    第２の面及び４つの側面を有するパッケージ、複数のリ
    ード、複数のタブ吊りリード並びに前記タブ吊りリード
    によって４箇所を支持されるタブとを具備する半導体装
    置において、該４つの側面のそれぞれは該複数のリード
    を有し、該第１の面の周縁で該リードの外端部分が該第
    １の面で露出し、かつ、該タブ吊りリードの一部分が該
    第１の面で露出するように構成されていることを特徴と
    する半導体装置。
  10. 【請求項１０】 第１の面、該第１の面より面積が小さ
    い第２の面及び４つの側面を有するパッケージ、複数の
    リード並びに複数のタブ吊りリードとを具備する半導体
    装置において、該４つの側面のそれぞれは該複数のリー
    ドを有し、該第１の面の周縁で該リードの外端部分が該
    第１の面で露出し、かつ、該タブ吊りリードの一部分が
    該第１の面の４箇所で露出するように構成されているこ
    とを特徴とする半導体装置。
  11. 【請求項１１】 第１の面、該第１の面より面積が小さ
    い第２の面及び４つの側面を有するパッケージ、該第１
    の面の第１の辺に沿って外端部分が該第１の面で露出す
    る第１のリード線群、該第１の面の該第１の辺とは異な
    る第２の辺に沿って外端部分が該第１の面で露出する第
    ２のリード線群、並びにタブ吊りリードとを具備し、該
    タブ吊りリードの一部分が該第１のリード線群の最外の
    リード と、該第２のリード線群の最外のリードとの間で
    該第１の面において露出することを特徴とする半導体装
    置。
  12. 【請求項１２】 第１の面、該第１の面より面積が小さ
    い第２の面及び４つの側面を有するパッケージ、複数の
    リード並びに複数のタブ吊りリードとを具備する半導体
    装置において、該４つの側面のそれぞれは該複数のリー
    ドを有し、該第１の面の周縁で該リードの外端部分が該
    第１の面で露出すること、並びに、該タブ吊りリードの
    一部分が該第１の面に埋め込むように張り付き、かつ該
    第１の面で露出することを特徴とする半導体装置。
  13. 【請求項１３】 該リードの外端部分が該パッケージの
    該側面から露出していることを特徴とする請求項５乃至
    請求項１２のいずれか１項に記載の半導体装置。
  14. 【請求項１４】 上記タブ吊りリードが支持するタブが
    樹脂封止されていることを特徴とする請求項５乃至請求
    項１３のいずれか１項に記載の半導体装置。
  15. 【請求項１５】 上記タブ吊りリードは４本であること
    を特徴とする請求項５乃至請求項７、請求項９乃至請求
    項１２のいずれか１項に記載の半導体装置。
JP05196626A 1993-08-09 1993-08-09 半導体装置 Expired - Lifetime JP3136029B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP05196626A JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05196626A JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2000059411A Division JP3289000B2 (ja) 1993-08-09 2000-03-03 半導体装置の製造方法
JP2000059395A Division JP3224224B2 (ja) 1993-08-09 2000-03-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0750380A JPH0750380A (ja) 1995-02-21
JP3136029B2 true JP3136029B2 (ja) 2001-02-19

Family

ID=16360894

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05196626A Expired - Lifetime JP3136029B2 (ja) 1993-08-09 1993-08-09 半導体装置

Country Status (1)

Country Link
JP (1) JP3136029B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2915892B2 (ja) 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6861735B2 (en) 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
JP3638548B2 (ja) * 2001-10-16 2005-04-13 アピックヤマダ株式会社 半導体パッケージの製造方法
JP5753405B2 (ja) 2010-03-03 2015-07-22 石原産業株式会社 芝草に対する望ましくない作用を軽減する方法

Also Published As

Publication number Publication date
JPH0750380A (ja) 1995-02-21

Similar Documents

Publication Publication Date Title
JP2875139B2 (ja) 半導体装置の製造方法
US5250841A (en) Semiconductor device with test-only leads
US6707135B2 (en) Semiconductor leadframe for staggered board attach
US5872395A (en) Bent tip method for preventing vertical motion of heat spreaders during injection molding of IC packages
US6448107B1 (en) Pin indicator for leadless leadframe packages
JPH0823042A (ja) 半導体装置及びその製造方法及びこれに使用される金型
JP3046630B2 (ja) 半導体集積回路装置
US20130200507A1 (en) Two-sided die in a four-sided leadframe based package
JP3136029B2 (ja) 半導体装置
JPH08139257A (ja) 面実装型半導体装置
US6610924B1 (en) Semiconductor package
US6921967B2 (en) Reinforced die pad support structure
JP3289000B2 (ja) 半導体装置の製造方法
JP3224224B2 (ja) 半導体装置の製造方法
KR900001989B1 (ko) 반도체장치
KR0148078B1 (ko) 연장된 리드를 갖는 리드 온 칩용 리드프레임
JP2507852B2 (ja) 半導体装置
JPH0653399A (ja) 樹脂封止型半導体装置
JP2504194B2 (ja) 樹脂封止型半導体装置の製造方法
KR900001988B1 (ko) 반도체장치에 사용되는 리이드 프레임
JP2565115B2 (ja) 集積回路パッケージ
KR950006434B1 (ko) 리이드 프레임
KR0147157B1 (ko) 티형 고집적 반도체 패키지
KR950006435B1 (ko) 리이드 프레임
JP2000277677A (ja) リードフレーム、半導体パッケージ及びその製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071201

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081201

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081201

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091201

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101201

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101201

Year of fee payment: 10

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101201

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101201

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111201

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121201

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121201

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131201

Year of fee payment: 13

EXPY Cancellation because of completion of term