JPH0823042A - 半導体装置及びその製造方法及びこれに使用される金型 - Google Patents

半導体装置及びその製造方法及びこれに使用される金型

Info

Publication number
JPH0823042A
JPH0823042A JP6155852A JP15585294A JPH0823042A JP H0823042 A JPH0823042 A JP H0823042A JP 6155852 A JP6155852 A JP 6155852A JP 15585294 A JP15585294 A JP 15585294A JP H0823042 A JPH0823042 A JP H0823042A
Authority
JP
Japan
Prior art keywords
semiconductor device
pressing member
package
resin
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6155852A
Other languages
English (en)
Inventor
Yoshiyuki Yoneda
義之 米田
Kazuto Tsuji
和人 辻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6155852A priority Critical patent/JPH0823042A/ja
Priority to US08/498,057 priority patent/US5767527A/en
Priority to KR1019950019769A priority patent/KR100189093B1/ko
Publication of JPH0823042A publication Critical patent/JPH0823042A/ja
Priority to US09/058,223 priority patent/US5904506A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49431Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494Connecting portions
    • H01L2224/4943Connecting portions the connecting portions being staggered
    • H01L2224/49433Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10162Shape being a cuboid with a square active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

(57)【要約】 【目的】 本発明は試験を行うテスト構造形状の半導体
装置、その製造方法、及びモールド金型に関し、テスト
を行う当接部分の形成の歩留りの安定を図ることを目的
とする。 【構成】 上パッケージ32b より大きさの大な下パッ
ケージ32a の上部周囲に、パッケージ32より延出す
るアウタリード33b に形成されたテストパッド39を
支持する押え部材38A が配置される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、試験を行うテスト構造
形状の半導体装置、その製造方法、及び金型に関する。
【0002】近年、半導体装置の高集積化より多ピン化
が進むと共に、小型化、低コスト化が常に要求されてい
る。そして、小型化、多ピン化による外部リードが低強
度となる現状から、特性試験を行うためにパッケージの
上下の大きさを異ならせ、リードのテスト用の当接部分
を表出させる構造のものが提案されている。そのため、
このリードの当接部分の形成にあたり、歩留りの安定
化、低コスト化を図る必要がある。
【0003】
【従来の技術】図20に、従来のテスト構造パッケージ
の半導体装置の構成図を示す。図20(A)は一部切截
の側部断面図、図20(B)は底面図である。
【0004】図20(A),(B)に示す半導体装置1
1は、特開平5−109930号公報に記載されている
もので、リードフレーム12のステージ13上にチップ
14が搭載され、リードフレーム12の内部リード15
との間でワイヤ16によりボンディングされる。そし
て、モールド樹脂によりパッケージ17が形成され、パ
ッケージ17より延出する外部リード18が回路基板の
表面に実装可能にガルウィング形状に形成される。
【0005】パッケージ17は、外部リード18より上
方の上部樹脂17aが下方の下部樹脂17bより大に形
成され、その差の部分で外部リード18の一部が上部樹
脂17aより表出されて当接部18aが構成される。
【0006】半導体装置11の特性試験時には、この当
接部18aのそれぞれに試験装置のプローブが接触して
当接されてテストが行われるものである。
【0007】なお、パッケージ17の上部樹脂17a及
び下部樹脂17bの大きさを逆に、すなわち上部樹脂1
7aを小に形成させる場合も同様である。
【0008】そこで、図21に図20の製造を説明する
ための図を示す。図21において、まず、リードフレー
ム12のステージ13上にチップ14を搭載して、内部
リード15とワイヤ16によりボンディング後、上金型
19a及び下金型19bにより形成されるキャビティ2
0内にチップ14周辺のモールド部分が位置される。こ
の場合、上金型19aの空間は下金型19bの空間より
大に形成されており、リードフレーム12の内部リード
15と外部リード18の一部を上金型19aにより覆っ
ている。そして、リードフレーム12の位置決めのため
に、下金型19bに突起21が形成され、リードフレー
ム12を貫通して上金型19aに嵌合する。
【0009】そして、上金型19aに形成されているゲ
ート22よりモールド樹脂を注入してパッケージが行わ
れるものである。
【0010】
【発明が解決しようとする課題】ところで、パッケージ
17の製造における上金型19a及び下金型19bのキ
ャビティ20を構成する凹部の大きさが異なることか
ら、リードフレーム12における当接部18aの表出面
側が下金型19b面に押し付けられるが、樹脂に埋もれ
る面(表出面の反対面)がキャビティ20内でフリー状
態となる。
【0011】従って、モールド樹脂の流動の如何によっ
ては当接部18aの沈み込みを生じ、樹脂バリが当接部
18aに発生することになる。この樹脂バリはホーニン
グ等によっても除去が困難であり、歩留りの低下を招く
という問題がある。
【0012】そこで、本発明は上記課題に鑑みなされた
もので、テストを行う当接部分の形成の歩留りの安定を
図る半導体装置、その製造方法、及び金型を提供するこ
とを目的とする。
【0013】
【課題を解決するための手段】上記課題を解決するため
に、請求項1では、リードフレームのステージ上に半導
体素子が搭載され、前記半導体素子の電極パッドと該リ
ードフレームのインナリードとの電気的接続を有し、ア
ウタリードを延出させて樹脂モールドによりパッケージ
が形成される半導体装置において、前記パッケージの上
下部分の何れかの周囲に固定され、前記アウタリードの
前記パッケージより延出される部分における試験を行う
当接部となる反対面を支持する押え部材が形成される構
成とする。請求項2では、請求項1において、前記パッ
ケージは上下で大きさを異にし、大の部分に前記押え部
材が形成される。
【0014】請求項3では、請求項1及び2において、
前記押え部材は、絶縁部材又は少くとも表面が絶縁状態
の熱伝導部材により形成される。
【0015】請求項4では、請求項1において、前記電
極パッドが前記半導体素子の縁部に沿って二列に配置さ
れると共に、前記インナリードの端部が前記電極パッド
に対向して千鳥状に配置される。
【0016】請求項5では、請求項4において、前記二
列の電極パッドと前記千鳥状配置のインナリードの端部
とが対向距離の遠隔及び近接同士で配置されて異なるル
ープ高さでワイヤボンディングされる。
【0017】請求項6では、請求項1において、少くと
も前記押え部材上のアウタリード及び当接部の断面形状
を、前記押え部材の鉛直方向に対して前記パッケージを
形成する樹脂を流入させて固定させる非鉛直線を有する
形状で形成する。
【0018】請求項7では、リードフレームのステージ
上に半導体素子が搭載され、該リードフレームのインナ
リードとの電気的接続の後、アウタリードを延出させて
樹脂モールドによりパッケージを形成する上金型及び下
金型で構成される金型において、前記上金型に形成さ
れ、キャビティを構成する上凹部と、前記下金型に形成
され、前記キャビティを構成するもので前記上凹部と大
きさの異なる下凹部と、大きさが大の前記上凹部又は下
凹部の周縁に形成されるものであって、前記アウタリー
ドを支持する押え部材の所定部分が位置される切欠き溝
と、を有する構成とする。
【0019】請求項8では、請求項7において、前記切
欠き溝に、前記押え部材に形成される位置決め孔に係合
する位置決め部材が形成される。
【0020】請求項9では、リードフレームのステージ
上に半導体素子が搭載され、該リードフレームのインナ
リードとの電気的接続の後、アウタリードを延出させて
樹脂モールドによりパッケージを形成する半導体装置の
製造方法において、板状の押え部材を位置決めして配置
させる工程と、前記押え部材に、前記半導体素子が搭載
された前記リードフレームの前記アウタリードに形成さ
れた試験を行うための当接部を位置させる工程と、前記
当接部を表出させて前記半導体素子の周辺でパッケージ
ングを行う工程と、を含む構成とする。
【0021】請求項10では、請求項9において、前記
押え部材の少くとも表裏何れかの面に、樹脂止めを行う
軟質絶縁部材が塗布される。
【0022】請求項11では、請求項1及び2におい
て、前記押え部材の所定部分に、位置決めを行うための
位置決め部が形成される。
【0023】請求項12では、請求項1及び2におい
て、前記押え部材の前記アウタリードの前記当接部が位
置される領域に、前記パッケージを形成するための樹脂
と密着させるための係合部が形成される。
【0024】請求項13では、請求項1及び2におい
て、前記押え部材は、前記ステージの裏面が当接する領
域を有し、前記領域の周辺に前記パッケージを形成する
ための樹脂が流動する流動用孔が所定数形成される。
【0025】請求項14では、請求項1及び2におい
て、前記押え部材は、略中央部分を周囲より下方に位置
させたオフセット部が形成される。
【0026】請求項15では、請求項14において、前
記オフセット部の裏面が前記パッケージより表出され
る。
【0027】請求項16では、リードフレームのステー
ジ上に半導体素子が搭載されて該リードフレームと電気
的接続が行われた後、上金型及び下金型で形成される所
定数のキャビティ内でそれぞれ樹脂モールドにより上下
大きさの異なるパッケージがアウタリードを延出させて
形成される半導体装置の製造方法において、前記下金型
上に、前記アウタリードを支持する押え部材が切断部を
介在させて支持枠に所定数連設された押え部材フレーム
が載置される工程と、前記押え部材上に、前記半導体素
子が搭載された前記リードフレームが載置される工程
と、前記下金型に前記上金型が突き合わされ、所定数の
前記キャビティ内にモールド樹脂が注入されて前記パッ
ケージが形成される工程と、前記押え部材のフレームの
前記切断部を切断して前記支持枠を除去する工程と、を
含む構成とする。
【0028】請求項17では、請求項1において、前記
押え部材は、前記パッケージの上下何れかの側部周囲に
配設される。
【0029】請求項18では、請求項17において、前
記押え部材は、前記パッケージを形成する樹脂との接触
面が、該樹脂と密着させるテーパ状に形成される。
【0030】請求項19では、リードフレームのステー
ジ上に半導体装置が搭載されて該リードフレームと電気
的接続が行われた後、上金型及び下金型に形成される大
きさの異なる上凹部及び下凹部で構成されるキャビティ
内で樹脂モールドによりアウタリードを延出させてパッ
ケージが形成される半導体装置の製造方法において、前
記上凹部及び下凹部のうち、大きさの大な前記上凹部又
は下凹部内の側部周囲に、前記アウタリードに形成され
る試験を行うための当接部を支持する押え部材を位置さ
せる工程と、前記押え部材上に、前記半導体素子が搭載
された前記リードフレームが載置される工程と、前記下
金型に前記金型が突き合わされ、前記キャビティ内にモ
ールド樹脂が注入されて前記パッケージが形成される工
程と、を含む構成とする。
【0031】請求項20では、請求項1又は2におい
て、所定の前記アウタリードに、前記パッケージ近傍の
前記押え部材上に位置される幅広の樹脂止め部が形成さ
れる。請求項21では、請求項20において、前記樹脂
止め部は、前記アウタリードの全部又は所定間隔に形成
される。
【0032】請求項22では、請求項20において、前
記樹脂止め部は、前記アウタリードの全部であって千鳥
状に配置されて形成される。
【0033】
【作用】上述のように請求項1及び2の発明では、アウ
タリードの試験を行う当接部となる反対面を支持する押
え部材がパッケージの上下部分の何れかの周囲に形成さ
れる。これにより、パッケージ形成時のモールド樹脂の
押え部材による当接部への廻り込みが回避されて歩留り
の安定が図られ、低コスト化を図ることが可能となる。
【0034】請求項3の発明では、押え部材が絶縁部材
又は表面が絶縁状態の熱伝導部材で形成される。これに
より、インナリード間の短絡が防止され、また熱伝導部
材で放熱効果を向上させることが可能となる。
【0035】請求項4の発明では、半導体素子に形成さ
れる電極パッドが二列で配置されると共に、インナリー
ドの端部が千鳥状に配置される。これにより、半導体素
子、パッケージ及び押え部材の小型が図られ、装置の小
型化を図ることが可能となる。請求項5の発明では、二
列の電極パッドと千鳥配置のインナリードの端部間で対
向距離の遠隔及び近接同士で異なるループ高さでワイヤ
ボンディングされる。これにより、小型化を図ることに
おけるワイヤ間の短絡を防止することが可能となる。
【0036】請求項6の発明では、少くとも押え部材上
のアウタリード及び当接部の断面を、押え部材の鉛直方
向に対して非鉛直線を有する形状で形成する。これによ
り、アウタリード及び当接部間にパッケージを形成する
樹脂が流入して固定することになり、離脱を防止するこ
とが可能となる。
【0037】請求項7及び8の発明では、アウタリード
を支持する押え部材が位置され、適宜位置決め部材が形
成される切欠き溝を、上金型及び下金型に形成された大
きさが大の上凹部又は下凹部の周縁に形成される。これ
により、押え部材を備える半導体装置におけるアウタリ
ードに形成される当接部分のパッケージよりの表出を安
定した歩留りで形成することが可能となる。
【0038】請求項9の発明では、押え部材を位置決め
して配置させると共に、押え部材にリードフレームの当
接部を位置させてパッケージングを行う。これにより、
押え部材がアウタリードに形成される当接部分へのモー
ルド樹脂の廻り込みを防止して、歩留りを安定させるこ
とが可能となる。
【0039】請求項10の発明では、押え部材の表面及
び裏面の少くとも何れかの面に軟質絶縁部材が塗布され
る。これにより、モールド樹脂の漏れが防止されると共
に、リードフレームのダムバーが不要となって切断工程
が省かれ、製造コストを低減させることが可能となる。
【0040】請求項11の発明では、押え部材に位置決
め部が形成される。これにより、モールド時や試験時に
容易に位置決めが可能となり、向きなどのセットミスを
防止することが可能となる。
【0041】請求項12の発明では、押え部材の当接部
が位置される領域に係合部を形成させる。これにより、
樹脂との接触面積が増大して密着性を向上させることが
可能となる。
【0042】請求項13の発明では、押え部材にはリー
ドフレームのステージと当接する領域と、その周辺にパ
ッケージング時に樹脂を流動させる流動用孔が形成され
る。これにより、流動用孔でパッケージングを確保する
と共に、ステージと当接させることで放熱を図ることが
可能となる。
【0043】請求項14及び15の発明では、押え部材
の略中央部分を周囲より下方にオフセット部を位置さ
せ、またオフセット部をパッケージより表出させる。こ
れにより、リードフレームのオフセットを確保して放熱
を図ることが可能となる。
【0044】請求項16の発明では、押え部材を切断部
を介在させて押え部材フレームに連設させ、樹脂モール
ドによるパッケージの後に切断部を切断して支持枠を除
去する。これにより、単一部材の搬送で押え部材を備え
た複数のパッケージを形成することが可能となり、製造
工程を削減することが可能となる。
【0045】請求項17の発明では、パッケージの上下
何れかの側部周囲に押え部材を、配設させる。これによ
り、アウタリードの当接部を支持すると共に、押え部材
が表出されることから放熱を向上させることが可能とな
る。
【0046】請求項18の発明では、押え部材の樹脂と
の接触面をテーパ状に形成する。これにより、接触面積
が増大してアンカー効果を得ることが可能となる。
【0047】請求項19の発明では、大きさの大な上凹
部又は下凹部内の側部周囲に押え部材を位置させ、この
押え部材上にリードフレームを載置して上金型及び下金
型を突き合わせ、樹脂モールドによりパッケージを形成
する。これにより、上下パッケージの大きさを異ならせ
形成させる従来の金型をそのまま使用して当接部形成の
歩留りを安定させることが可能となる。
【0048】請求項20〜22の発明では、パッケージ
近傍のアウタリードの全部又は所定間隔に幅広の樹脂止
め部が形成される。これにより、パッケージング時に樹
脂が当接部に廻り込むのを回避させ、歩留りの安定、低
コスト化を図ることが可能となる。
【0049】
【実施例】図1に、本発明の第1実施例の構成図を示
す。図1(A)は側断面図、図1(B)は平面図、図1
(C)は一部拡大斜視図である。
【0050】図1(A)〜(C)に示す半導体装置31
は、表面実装型のもので、パッケージ32のうち、下パ
ッケージ32a が上パッケージ32b より大に形成され
る。一方、内部的には、リードフレーム33のステージ
34上に半導体素子35が銀ペースト等の接着部材36
により搭載され、半導体素子35上のパッド(後述す
る)とリードフレーム33のインナリード33a との間
で金等のワイヤ37により電気的接続が行われる。
【0051】下パッケージ32a の周囲には押え部材3
A が該下パッケージ32a に一部埋設されて固定され
ており、この押え部材38上にアウタリード33b がパ
ッケージ32より延出される。
【0052】アウタリード33b のそれぞれには、上パ
ッケージ32b からの延出部分であって、押え部材38
A 上に位置される部分に当接部としてテストパッド39
がリード幅より広く、千鳥状に形成される。
【0053】そして、押え部材39より延出するアウタ
リード33b が表面実装型としてガルウィング形状に折
曲加工される。
【0054】ここで、図2に、図1の押え部材の説明図
を示す。押え部材38A は、図2(A)に示すように、
四角状の中央部分に開口部38a が形成されたもので、
例えばプリプレグ(積層基板で接着のために介在される
ボンディングシート)、窒化アルミニウム、アルミナ、
銅系金属、又はアルミニウム系金属等の熱伝導部材によ
り形成される。
【0055】そして、押え部材38A が、アルミニウム
系金属の場合には表面にアルマイト処理による酸化膜が
形成され、若しくは銅系金属の場合には表面に陽極酸化
膜(亜酸化銅膜)が形成され、又は一律に樹脂コートに
よる絶縁膜が形成される。これにより、絶縁性が確保さ
れると共に、モールド樹脂との密着性を向上させること
ができる。
【0056】なお、押え部材38A の製造は、金属の場
合にはスタンピング又はエッチングにより、また窒化ア
ルミニウムやアルミナのセラミックの場合には焼結前の
型抜きにより開口部38aが形成されるものである。
【0057】また、図2(B)に示すように、押え部材
38A のテストパッド39の接触部分に絶縁性の接着剤
(接着テープでもよい)38b が形成される。これによ
り、押え部材38A が導電性金属で形成されていても、
絶縁膜を形成することなくアウタリード33b との絶縁
を図ることができると共に、接着性によりアウタリード
33b を固定して短絡を防止することができる。
【0058】続いて、図3に、図1の半導体素子のパッ
ド配置及びインナリードの配置の一例の説明図を示す。
図3(A)に示すように、半導体素子35に形成される
電極パッド35a が縁部に沿って2列に配置されると共
に、インナリード33a のボンディング端部33a1が電
極パッド35a に対向して千鳥状に配列される。
【0059】そして、図3(A),(B)に示すよう
に、半導体素子35の外側(インナリード)の電極パッ
ド35a1とインナリード33a の半導体素子側のボンデ
ィング端部33a1とがワイヤ37a によりボンディング
されると共に、半導体素子35の内側の電極パッド35
a2とインナリード33a のアウタリード側のボンディン
グ端部33a2とがワイヤ37b により該ワイヤ37a
ループより高いループ形状でボンディングされる。
【0060】すなわち、近い方の電極パッド35a1及び
ボンディング端子33a1と、遠い方の電極パッド35a2
及びボンディング端子33a2とでワイヤボンディングす
るように配置することで、ワイヤ37a ,37b 間の短
絡を防止することができ、小ピッチで電極パッド3
a1,35a2とボンディング端部33a1,33a2が配置
されて半導体装置31の小型化を図ることができる。こ
れに伴って、パッケージ32の寸法や押え部38A の寸
法が小型のものとなる。
【0061】なお、半導体素子35のパッド及びインナ
リード33a のボンディング端部を従来のように一列に
形成する場合であって、押え部材38A の機能には影響
されない。
【0062】また、図4に、リードフレームの断面形状
の一例の断面図を示す。図4(A)において、リードフ
レーム33におけるアウタリード33b の少くともテス
トパッド39の近傍(下パッケージ32a に固定される
部分)の断面形成を台形状に形成したものである。この
断面台形状は、押え部材38A の鉛直方向に対して非鉛
直線上であるテーパ線を有する形状である。これによ
り、アウタリード33b及びテストパッド39間に下パ
ッケージ32a の樹脂が流入して廻り込み、押え部材3
A 上のアウタリード33b 及びテストパッド39をテ
ーパ線上で抜けを防止して固定するいわゆるアンカー効
果を得ることができるものである。
【0063】図4(B)は、少くとも押え部材38A
のアウタリード33b 及びテストパッド39の断面形状
を断面鉄道レール形状に形成することにより、アンカー
効果を得るものである。
【0064】なお、アウタリード33b 及びテストパッ
ド39の断面形状は、上記形状に限らず、アンカー効果
を得る非鉛直線を有する形状であれば、何れの形状であ
ってもよい。
【0065】次に、図5に、本発明の半導体装置の製造
工程の説明図を示す。図5(A)において、半導体装置
31のパッケージングを金型41が、上金型41a 及び
下金型41b により構成され、上金型41a に上凹部4
a が形成されると共に、下金型41b に上凹部42a
より大の下凹部42b が形成される。すなわち、上金型
41a と下金型41b とが突き合わされたときに、上凹
部42a と下凹部42 b とによりキャビティ42が形成
される。
【0066】また、下凹部42b の周囲には、環状に切
欠き溝43が形成される。なお、モールド樹脂を注入す
るためのゲート等は省略する。
【0067】そして、下凹部42a に形成された切開欠
き溝43上に押え部材38A の周縁が載置される。
【0068】図5(B)において、この押え部材38A
上に、半導体素子35がステージ34に搭載されてイン
ナリード33a とワイヤとによりワイヤボンディングさ
れたリードフレーム33が載置される。
【0069】図5(C)において、上金型41a が突き
合わされて押え部材38A 及びリードフレーム33を固
定する。この場合、キャビティ42内であって、押え部
材38A の開口部38a 内にリードフレーム33の半導
体素子35部分が位置される。
【0070】そして、モールド樹脂が図示されないゲー
トより注入されてパッケージングされるものである。
【0071】ここで、図6に、押え部材38に軟質絶縁
部材を塗布した場合の説明図を示す。図6(A)に示す
ように、押え部材38A の裏面(切欠き溝43の当接
面)と、表面(リードフレームの当接面)にソルダレジ
スト、樹脂等の軟質絶縁部材44が塗布される。押え部
材38A の表面は、特に、アウタリード33b のテスト
パッド39の近傍に軟質絶縁部材44が塗布される。
【0072】そして、上金型41a と下金型41b とが
突き合わされたときには、図6(B)に示すように軟質
絶縁部材44が押え部材38A の裏面で切欠き溝43と
の隙間を密封し、表面でアウタリード33a 、テストパ
ッド39間の隙間を密封してモールド樹脂の漏れを防止
する。
【0073】一般にリードフレームはアウタリードに樹
脂止めとしてダムバー(タイバー)が形成されているも
のであるが、上述のように、軟質絶縁部材44が樹脂止
めの役割りを果しており、本発明で使用されるリードフ
レーム33にはダムバーが不要となる。これにより、パ
ッケージング後にダムバーの切断する工程を省くことが
でき、製造コストを低減させることができる。
【0074】また、押え部材38A を、例えば、セラミ
ックで形成した場合には、金型41へのセットでの破損
を防ぐために、金型41において遊嵌状態にする必要が
あり、その隙間からの樹脂漏れを軟質絶縁部材44で防
ぐことができるものである。次に、図7に、押え部材に
位置決め部を形成した場合の説明図を示す。図7(A)
に示すように、開口部38a が形成された押え部材38
B には、その三つの隅部分に位置決め孔45が形成され
ると共に、残り一つの隅の角部分に切欠き溝46が形成
される。この位置決め孔45及び切欠き部46により、
半導体装置31のモールド時の金型41、及び特性試験
時の試験装置にセットされるときに向きが認識されて位
置決めされる。
【0075】そこで、図7(B)に示すように、下金型
41に形成された切欠き溝43の押え部材38B の位置
決め孔45に対応する位置に位置決め部材である位置決
めピン47が形成される。これにより、下金型41への
押え部材38B の位置決めが容易となり、セットミスを
防止することができる。
【0076】また、図7(C)に示すように、半導体装
置31の特性試験を行う試験装置48においては、半導
体装置31の押え部材38A (38B 及び後述する押え
部材も含む)上のテストパッド39に対応したプローブ
49が設けられると共に、押え部材38A の位置決め孔
45に係合する位置決めピン50が設けられる。半導体
装置31を位置決めピン50が位置決めすることでテス
トパッド39と対応するプローブ49とが確実に接触さ
せることができる。
【0077】続いて、図8に、押え部材に樹脂装置を向
上させる形状に形成した場合の説明図を示す。図8
(A)に示す押え部材38c は、リードフレーム33に
おけるアウタリード33b のテストパッド39を位置さ
せる破線L1 (上凹部42a の大きさ)、L2 (下凹部
42b の大きさ)間の領域Sに、係合部として長形、円
形の貫通孔51a ,51b を形成したものである。
【0078】これにより、パッケージング時にモールド
樹脂と押え部材38c の埋設される部分の接触面積が増
大して、密着性を向上させることができるものである。
【0079】また、図8(B)は押え部材38c の領域
Sに係合部としてくぼみ部52を形成し、図8(C)は
領域Sに係合部として突起部53を形成することで、密
着性を向上させるものである。
【0080】続いて、図9に、押え部材に流動用孔を形
成した場合の説明図を示す。図9(A)に示す押え部材
38D は、上述のような開口部38a を形成せずに、リ
ードフレーム33のステージ34の裏面と当接する領域
を有し、その周辺に所定数の流動用孔54を形成したも
のである。
【0081】そして、図9(B)に示すように、リード
フレーム33のステージ34をインナリード33a と水
平位置にして押え部材38D 上に位置させたものであ
る。すなわち、押え部材38D 上に半導体素子35を搭
載したステージ34を接触させることで、当該押え部材
38D を放熱として機能をもたせるものである。この場
合、流動用孔54はパッケージング時のモールド樹脂の
流動を確保するものである。
【0082】次に、図10及び図11に、押え部材をオ
フセット形状した場合の図を示す。図10(A)は押え
部材38E のオフセット部55を枠体56より釣部57
を介して下方に釣支させた形状としている。そして、図
10(B)に示すように、オフセット部55の上方に半
導体装置35が搭載されたステージ34が配置される。
【0083】すなわち、押え部材38E にオセフット部
55が設けられることで半導体装置31の放熱性が向上
されるもので、リードフレーム33のステージ34のオ
フセットを、押え部材38E のオフセット部55の釣部
57によるオフセット形状で位置確保しているものであ
る。
【0084】また、図11は、図10(B)における半
導体装置31の下パッケージ32aより、押え部材38
E のオフセット部55の裏面を表出させたもので、これ
により放熱性をさらに向上させることができるものであ
る。
【0085】次に、図12に、押え部材をフレーム状で
形成した場合の説明図を示す。図12(A)は、支持枠
58よりサポートバー59を介して開口部38a が形成
された押え部材38A (他の押え部材38B 〜38E
同様である)が連結されたものが所定数連設された押え
部材フレーム60を示したもので、サポートバー59に
例えばハーフエッチングにより切断部61が形成されて
いる。
【0086】このような押え部材フレーム60を用いる
ことで、パッケージングにおける金型による所定数のパ
ッケージ形成を連設されたリードフレームと同様に単一
の部材を搬送することで行うことができ、製造工程を削
減することができる。
【0087】そこで、図12(B)に示すように、パッ
ケージングにおいては、また下金型41b には図5に示
すような切欠き溝が形成されず、該下金型41b 上に押
え部材フレーム60を載置し、これに半導体素子35が
搭載されたリードフレーム33が載置される。そして、
上金型41a が突き合わされてモールド樹脂がキャビテ
ィ42内に注入される。
【0088】パッケージング後は、押え部材フレーム6
0の切断部61を切断することで、図1に示す半導体装
置31となるものである。
【0089】次に、図13に、押え部材の他の実施例の
断面構成図を示す。図13に示す半導体装置31は、パ
ッケージ32を構成する下パッケージ32a の側部周囲
に、外形が上パッケージ32b より大なブロックドーナ
ツ形状の押え部材38F が配置された構造である。この
押え部材38F の材質及び表面処理は図1に示す押え部
材38A と同様である。そして、押え部材38F は、上
パッケージ32b より延出するアウタリード33b のテ
ストパッド(図に表われず、図1参照)を支持して固定
している。
【0090】この押え部材38F は、アウタリード33
b のテストパッドを歩留りを安定させて形成させると共
に、その側部周囲が表出されることから放熱部材として
も作用させることができるものである。また、押え部材
38F は、下パッケージ32の樹脂と接触する部分でテ
ーパ状に形成され、アンカー効果を図っている。
【0091】そこで、図14に、図13の押え部材を用
いた製造工程の説明図を示す。図14(A)において、
下金型41b には上金型41a に形成された上凹部42
a より大の下凹部42b が形成され、その周囲に押え部
材38F が載置される。
【0092】この押え部材38F 上に、図14(B)に
示すように、半導体素子35が搭載されたリードフレー
ム33が載置される。
【0093】そして、図14(C)に示すように、上金
型41a を突き合わせてキャビティ42内に樹脂を注入
してパッケージ32が形成される。
【0094】このような押え部材38F を使用すること
により、図5に示すような下金型41b に切欠き溝43
を形成する必要がなく従来の上下パッケージの大きさを
異ならせる金型をそのまま使用することができるもので
ある。
【0095】次に、図15に、第1実施例の他の適用例
の断面構成図を示す。図15に示す半導体装置31
A は、図1に示す半導体素子35を下向きにリードフレ
ーム33のステージ34に接着部材36により搭載さ
れ、ワイヤ37によりボンディングされた場合を示して
おり、他は図1と同様である。すなわち、半導体素子3
5を下向きに搭載した半導体装置31A にも適用するこ
とができるものである。
【0096】次に、図16に、本発明の第2実施例の断
面構成図を示す。図16に示す半導体装置31B は、パ
ッケージ32の上パッケージ32b1と下パッケージ32
b2を同じ大きさとし、下パッケージ32b2に内周側を埋
設させた押え部材38G を、アウタリード33b のテス
トパッド(図に表われず、図1参照)を支持させて延出
させたものである。なお、押え部材38G の表面処理
は、図2において説明したような絶縁処理がなされる。
【0097】これによれば、上パッケージ32b1と下パ
ッケージ32a1の大きさが同一の半導体装置31B であ
っても、テストパッドを樹脂の廻り込みを防止して安定
した歩留りで形成することができる。また、パッケージ
ングにおいても樹脂の流動性が上下で大きさの異なるパ
ッケージ形成に比べて良好となるものである。
【0098】次に、図17に、本発明の第3実施例の説
明図を示す。図17(A)はリードフレーム33におけ
るアウタリード33b のテストパッド39近傍の部分平
面図、図17(B)はパッケージング後の部分概略図で
ある。
【0099】図17(A),(B)において、リードフ
レーム33におけるアウタリード33b となる部分であ
って押え部材38A 上に位置する部分に、該各アウタリ
ード33b の一つ間隔で幅広の樹脂止め部である樹脂止
めパッド62を一体に形成したものである。この樹脂止
め部62は隣接するアウタリード33b に近接させて形
成したもので、その小間隙でパッケージング時の上パッ
ケージ32b を形成する樹脂のテストパッド39方向へ
の漏れを防止する機能を果す。
【0100】なお、図17(A)における破線領域は、
パッケージング時の上金型のクランプ部に当接するクラ
ンプ領域63である。
【0101】ここで、図18に、第3実施例のパッケー
ジングの説明図を示す。図18において、下金型41b
上に押え部材38A が載置され、この押え部材38A
に半導体素子が搭載されたリードフレーム33が載置さ
れる。一方、上金型41a には、図17(A)のリード
フレーム33におけるクランプ領域63に当接するクラ
ンプ部41a が形成される。
【0102】すなわち、上金型41a のクランプ部41
a1で樹脂止め部62上に当接させてキャビティ42内に
モールド樹脂が注入され、パッケージングが行われる。
【0103】すなわち、アウタリード32b に形成した
樹脂止め部62で樹脂が漏洩することが防止され、パッ
ケージング時の当接部39への樹脂の廻り込みが回避さ
れて歩留りの安定、低コスト化を図ることができるもの
である。
【0104】続いて、図19に、第3実施例の他の実施
例の説明図を示す。図19(A)はアウタリード33b
の各リードのそれぞれに上記樹脂止めパッド62を一体
的に形成したものである。
【0105】また、図19(B)に示すものは、すべて
の各リードに樹脂止めパッド62を形成し、かつ当該樹
脂止めパッド62をアウタリード延出方向に千鳥状に配
設したものである。
【0106】このように、リードフレーム33(アウタ
リード)33b に樹脂止めパッド62を形成すること
で、パッケージング時のテストパッド39への樹脂の廻
り込みが回避されて歩留りの安定、低コスト化を図るこ
とができる。
【0107】
【発明の効果】以上のように、請求項1及び2の発明に
よれば、アウタリードの試験を行う当接部となる反対面
を支持する押え部材がパッケージの上下部分の何れかの
周囲に形成されることにより、パッケージ形成時のモー
ルド樹脂の押え部材による当接部への廻り込みが回避さ
れて歩留りの安定が図られ、低コスト化を図ることがで
きる。
【0108】請求項3の発明によれば、押え部材が絶縁
部材又は表面が絶縁状態の熱伝導部材で形成されること
により、インナリード間の短絡が防止され、また熱伝導
部材で放熱効果を向上させることができる。
【0109】請求項4の発明によれば、半導体素子に形
成される電極パッドが二列で配置されると共に、インナ
リードの端部が千鳥状に配置されることにより、半導体
素子、パッケージ及び押え部材の小型が図られ、装置の
小型化を図ることができる。請求項5の発明によれば、
二列の電極パッドと千鳥配置のインナリードの端部間で
対向距離の遠隔及び近接同士で異なるループ高さでワイ
ヤボンディングされることにより、小型化を図ることに
おけるワイヤ間の短絡を防止することができる。
【0110】請求項6の発明によれば、少くとも押え部
材上のアウタリード及び当接部の断面を、押え部材の鉛
直方向に対して非鉛直線を有する形状で形成することに
より、アウタリード及び当接部間にパッケージを形成す
る樹脂が流入して固定することになり、離脱を防止する
ことができる。
【0111】請求項7及び8の発明によれば、アウタリ
ードを支持する押え部材が位置され、適宜位置決め部材
が形成される切欠き溝を、上金型及び下金型に形成され
た大きさが大の上凹部又は下凹部の周縁に形成されるこ
とにより、押え部材を備える半導体装置におけるアウタ
リードに形成される当接部分のパッケージよりの表出を
安定した歩留りで形成することができる。
【0112】請求項9の発明では、押え部材を位置決め
して配置させると共に、押え部材にリードフレームの当
接部を位置させてパッケージングを行うことにより、押
え部材がアウタリードに形成される当接部分へのモール
ド樹脂の廻り込みを防止して、歩留りを安定させること
ができる。
【0113】請求項10の発明によれば、押え部材の表
面及び裏面の少くとも何れかの面に軟質絶縁部材が塗布
されることにより、モールド樹脂の漏れが防止されると
共に、リードフレームのダムバーが不要となって切断工
程が省かれ、製造コストを低減させることができる。
【0114】請求項11の発明によれば、押え部材に位
置決め部が形成されることにより、モールド時や試験時
に容易に位置決めが可能となり、向きなどのセットミス
を防止することができる。
【0115】請求項12の発明によれば、押え部材の当
接部が位置される領域に係合部を形成させることによ
り、樹脂との接触面積が増大して密着性を向上させるこ
とができる。
【0116】請求項13の発明によれば、押え部材には
リードフレームのステージと当接する領域と、その周辺
にパッケージング時に樹脂を流動させる流動用孔が形成
されることにより、流動用孔でパッケージングを確保す
ると共に、ステージと当接させることで放熱を図ること
ができる。
【0117】請求項14及び15の発明では、押え部材
の略中央部分を周囲より下方にオフセット部を位置さ
せ、またオフセット部をパッケージより表出させること
により、リードフレームのオフセットを確保して放熱を
図ることができる。
【0118】請求項16の発明によれば、押え部材を切
断を介在させて押え部材フレームに連設させ、樹脂モー
ルドによるパッケージの後に切断部を切断して支持枠を
除去することにより、単一部材の搬送で押え部材を備え
た複数のパッケージを形成することが可能となり、製造
工程を削減することができる。
【0119】請求項17の発明によれば、パッケージの
上下何れかの側部周囲に押え部材を、配設させることに
より、アウタリードの当接部を支持すると共に、押え部
材が表出されることから放熱を向上させることができ
る。
【0120】請求項18の発明によれば、押え部材の樹
脂との接触面をテーパ状に形成することにより、接触面
積が増大してアンカー効果を得ることができる。
【0121】請求項19の発明によれば、大きさの大な
上凹部又は下凹部内の側部周囲に押え部材を位置させ、
この押え部材上にリードフレームを載置して上金型及び
下金型を突き合わせ、樹脂モールドによりパッケージを
形成することにより、上下パッケージの大きさを異なら
せ形成させる従来の金型をそのまま使用して当接部形成
の歩留りを安定させることができる。
【0122】請求項20〜22の発明によれば、パッケ
ージ近傍のアウタリードの全部又は所定間隔に幅広の樹
脂止め部が形成されることにより、パッケージング時に
樹脂が当接部に廻り込むのを回避させ、歩留りの安定、
低コスト化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例の構成図である。
【図2】図1の押え部材の説明図である。
【図3】図1の半導体素子のパッド配置及びインナリー
ドの配置の一例の説明図である。
【図4】リードフレームの断面形成の一例の説明図であ
る。
【図5】本発明の半導体装置の製造工程の説明図であ
る。
【図6】押え部材に軟質絶縁部材を塗布した場合の説明
図である。
【図7】押え部材に位置決め部を形成した場合の説明図
である。
【図8】押え部材に樹脂密着を向上させる形状に形成し
た場合の説明図である。
【図9】押え部材に流動用孔を形成した場合の説明図で
ある。
【図10】押え部材をオフセット形状とした場合の説明
図(1)である。
【図11】押え部材をオフセット形状とした場合の説明
図(2)である。
【図12】押え部材をフレーム状で形成した場合の説明
図である。
【図13】押え部材の他の実施例の断面構成図である。
【図14】図13の押え部材を用いた場合の製造工程の
説明図である。
【図15】第1実施例の他の適用例の断面構成図であ
る。
【図16】本発明の第2実施例の断面構成図である。
【図17】本発明の第3実施例の説明図である。
【図18】第3実施例のパッケージングの説明図であ
る。
【図19】第3実施例の他の実施例の説明図である。
【図20】従来のテスト構造パッケージの半導体装置の
構成図である。
【図21】図20の製造を説明するための図である。
【符号の説明】
31 半導体層 32 パッケージ 32a 下パッケージ 32b 上パッケージ 33 リードフレーム 33a インナリード 33b アウタリード 34 ステージ 35 半導体素子 38A 〜38B 押え部材 39 テストパッド 41 金型 41a 上金型 41b 下金型 42 キャビティ 42a 上凹部 42b 下凹部 43 切欠き溝 45 位置決め孔 47,50 位置決めピン 48 試験装置 49 プローブ 51a ,51b 貫通孔 54 流動用孔 55 オフセット部 56 枠体 60 押え部材フレーム 61 切断部 62 樹脂止めパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/50 Y

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】 リードフレームのステージ上に半導体素
    子が搭載され、前記半導体素子の電極パッドと該リード
    フレームのインナリードとの電気的接続を有し、アウタ
    リードを延出させて樹脂モールドによりパッケージが形
    成される半導体装置において、 前記パッケージの上下部分の何れかの周囲に固定され、
    前記アウタリードの前記パッケージより延出される部分
    における試験を行う当接部となる反対面を支持する押え
    部材が形成されることを特徴とする半導体装置。
  2. 【請求項2】 前記パッケージは上下で大きさを異に
    し、大の部分に前記押え部材が形成されることを特徴と
    する請求項1記載の半導体装置。
  3. 【請求項3】 前記押え部材は、絶縁部材又は少くとも
    表面が絶縁状態の熱伝導部材により形成されることを特
    徴とする請求項1又は2記載の半導体装置。
  4. 【請求項4】 前記電極パッドが前記半導体素子の縁部
    に沿って二列に配置されると共に、前記インナリードの
    端部が前記電極パッドに対向して千鳥状に配置されるこ
    とを特徴とする請求項1記載の半導体装置。
  5. 【請求項5】 前記二列の電極パッドと前記千鳥状配置
    のインナリードの端部とが対向距離の遠隔及び近接同士
    で配置されて異なるループ高さでワイヤボンディングさ
    れることを特徴とする請求項4記載の半導体装置。
  6. 【請求項6】 少くとも前記押え部材上のアウタリード
    及び当接部の断面形状を、前記押え部材の鉛直方向に対
    して前記パッケージを形成する樹脂を流入させて固定さ
    せる非鉛直線を有する形状で形成することを特徴とする
    請求項1記載の半導体装置。
  7. 【請求項7】 リードフレームのステージ上に半導体素
    子が搭載され、該リードフレームのインナリードとの電
    気的接続の後、アウタリードを延出させて樹脂モールド
    によりパッケージを形成する上金型及び下金型で構成さ
    れる金型において、 前記上金型に形成され、キャビティを構成する上凹部
    と、 前記下金型に形成され、前記キャビティを構成するもの
    で前記上凹部と大きさの異なる下凹部と、 大きさが大の前記上凹部又は下凹部の周縁に形成される
    ものであって、前記アウタリードを支持する押え部材の
    所定部分が位置される切欠き溝と、 を有することを特徴とする金型。
  8. 【請求項8】 前記切欠き溝に、前記押え部材に形成さ
    れる位置決め孔に係合する位置決め部材が形成されるこ
    とを特徴とする請求項7記載の金型。
  9. 【請求項9】 リードフレームのステージ上に半導体素
    子が搭載され、該リードフレームのインナリードとの電
    気的接続の後、アウタリードを延出させて樹脂モールド
    によりパッケージを形成する半導体装置の製造方法にお
    いて、 板状の押え部材を位置決めして配置させる工程と、 前記押え部材に、前記半導体素子が搭載された前記リー
    ドフレームの前記アウタリードに形成された試験を行う
    ための当接部を位置させる工程と、 前記当接部を表出させて前記半導体素子周辺でパッケー
    ジングを行う工程と、 を含むことを特徴とする半導体装置の製造方法。
  10. 【請求項10】 前記押え部材の少くとも表裏何れかの
    面に、樹脂止めを行う軟質絶縁部材が塗布されることを
    特徴とする請求項9記載の半導体装置の製造方法。
  11. 【請求項11】 前記押え部材の所定部分に、位置決め
    を行うための位置決め部が形成されることを特徴とする
    請求項1又は2記載の半導体装置。
  12. 【請求項12】 前記押え部材の前記アウタリードの前
    記当接部が位置される領域に、前記パッケージを形成す
    るための樹脂と密着させるための係合部が形成されるこ
    とを特徴とする請求項1又は2記載の半導体装置。
  13. 【請求項13】 前記押え部材は、前記ステージの裏面
    が当接する領域を有し、前記領域の周辺に前記パッケー
    ジを形成するための樹脂が流動する流動用孔が所定数形
    成されることを特徴とする請求項1又は2記載の半導体
    装置。
  14. 【請求項14】 前記押え部材は、略中央部分を周囲よ
    り下方に位置させたオフセット部が形成されることを特
    徴とする請求項1又は2記載の半導体装置。
  15. 【請求項15】 前記オフセット部の裏面が前記パッケ
    ージより表出されることを特徴とする請求項14記載の
    半導体装置。
  16. 【請求項16】 リードフレームのステージ上に半導体
    素子が搭載されて該リードフレームと電気的接続が行わ
    れた後、上金型及び下金型で形成される所定数のキャビ
    ティ内でそれぞれ樹脂モールドにより上下大きさの異な
    るパッケージがアウタリードを延出させて形成される半
    導体装置の製造方法において、 前記下金型上に、前記アウタリードを支持する押え部材
    が切断部を介在させて支持枠に所定数連設された押え部
    材フレームが載置される工程と、 前記押え部材上に、前記半導体素子が搭載された前記リ
    ードフレームが載置される工程と、 前記下金型に前記上金型が突き合わされ、所定数の前記
    キャビティ内にモールド樹脂が注入されて前記パッケー
    ジが形成される工程と、 前記押え部材のフレームの前記切断部を切断して前記支
    持枠を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。
  17. 【請求項17】 前記押え部材は、前記パッケージの上
    下何れかの側部周囲に配設されることを特徴とする請求
    項1記載の半導体装置。
  18. 【請求項18】 前記押え部材は、前記パッケージを形
    成する樹脂との接触面が、該樹脂と密着させるテーパ状
    に形成されることを特徴とする請求項17記載の半導体
    装置。
  19. 【請求項19】 リードフレームのステージ上に半導体
    装置が搭載されて該リードフレームと電気的接続が行わ
    れた後、上金型及び下金型に形成される大きさの異なる
    上凹部及び下凹部で構成されるキャビティ内で樹脂モー
    ルドによりアウタリードを延出させてパッケージが形成
    される半導体装置の製造方法において、 前記上凹部及び下凹部のうち、大きさの大な前記上凹部
    又は下凹部内の側部周囲に、前記アウタリードに形成さ
    れる試験を行うための当接部を支持する押え部材を位置
    させる工程と、 前記押え部材上に、前記半導体素子が搭載された前記リ
    ードフレームが載置される工程と、 前記下金型に前記金型が突き合わされ、前記キャビティ
    内にモールド樹脂が注入されて前記パッケージが形成さ
    れる工程と、 を含むことを特徴とする半導体装置の製造方法。
  20. 【請求項20】 所定の前記アウタリードに、前記パッ
    ケージ近傍の前記押え部材上に位置される幅広の樹脂止
    め部が形成されることを特徴とする請求項1又は2記載
    の半導体装置。
  21. 【請求項21】 前記樹脂止め部は、前記アウタリード
    の全部又は所定間隔に形成されることを特徴とする請求
    項20記載の半導体装置。
  22. 【請求項22】 前記樹脂止め部は、前記アウタリード
    の全部であって千鳥状に配置されて形成されることを特
    徴とする請求項20記載の半導体装置。
JP6155852A 1994-07-07 1994-07-07 半導体装置及びその製造方法及びこれに使用される金型 Withdrawn JPH0823042A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP6155852A JPH0823042A (ja) 1994-07-07 1994-07-07 半導体装置及びその製造方法及びこれに使用される金型
US08/498,057 US5767527A (en) 1994-07-07 1995-07-05 Semiconductor device suitable for testing
KR1019950019769A KR100189093B1 (ko) 1994-07-07 1995-07-06 시험이 용이한 반도체장치
US09/058,223 US5904506A (en) 1994-07-07 1998-04-10 Semiconductor device suitable for testing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6155852A JPH0823042A (ja) 1994-07-07 1994-07-07 半導体装置及びその製造方法及びこれに使用される金型

Publications (1)

Publication Number Publication Date
JPH0823042A true JPH0823042A (ja) 1996-01-23

Family

ID=15614912

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6155852A Withdrawn JPH0823042A (ja) 1994-07-07 1994-07-07 半導体装置及びその製造方法及びこれに使用される金型

Country Status (3)

Country Link
US (2) US5767527A (ja)
JP (1) JPH0823042A (ja)
KR (1) KR100189093B1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404683B1 (ko) * 2001-10-09 2003-11-07 동부전자 주식회사 멀티칩 패키지 및 그 제조 방법
KR100478679B1 (ko) * 1997-12-29 2005-07-11 삼성전자주식회사 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형
KR100539579B1 (ko) * 2000-10-11 2005-12-29 앰코 테크놀로지 코리아 주식회사 Bga 패키지 몰딩공정에서의 패키지 테스트 방법 및이를 위한 몰딩장치
CN101958294A (zh) * 2009-07-15 2011-01-26 马维尔国际贸易有限公司 多连接引线
JP2019087703A (ja) * 2017-11-10 2019-06-06 日亜化学工業株式会社 発光装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214480B1 (ko) * 1996-05-17 1999-08-02 구본준 반도체 패키지용 리드 프레임
JP3147071B2 (ja) * 1998-01-19 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
JP3085278B2 (ja) * 1998-05-01 2000-09-04 日本電気株式会社 半導体装置の製造方法および半導体製造装置
US6137173A (en) * 1998-06-30 2000-10-24 Intel Corporation Preventing backside analysis of an integrated circuit
US6507117B1 (en) * 1999-01-29 2003-01-14 Rohm Co., Ltd. Semiconductor chip and multichip-type semiconductor device
DE19921867C2 (de) 1999-05-11 2001-08-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit mindestens einem verkapselten Chip auf einem Substrat
EP1067602A1 (en) * 1999-07-07 2001-01-10 EEMS Italia S.p.a. Un-packaged or semi-packaged electrically tested electronic semiconductor device free from infantile mortality and process for manufacture thereof
US6459147B1 (en) * 2000-03-27 2002-10-01 Amkor Technology, Inc. Attaching semiconductor dies to substrates with conductive straps
US6521982B1 (en) 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
US6566164B1 (en) 2000-12-07 2003-05-20 Amkor Technology, Inc. Exposed copper strap in a semiconductor package
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
JP3715229B2 (ja) * 2001-10-29 2005-11-09 沖電気工業株式会社 半導体装置及びその製造方法
EP1318544A1 (en) * 2001-12-06 2003-06-11 STMicroelectronics S.r.l. Method for manufacturing semiconductor device packages
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP2006013170A (ja) * 2004-06-25 2006-01-12 Matsushita Electric Works Ltd 電子部品並びに電子部品の製造方法
US7375415B2 (en) * 2005-06-30 2008-05-20 Sandisk Corporation Die package with asymmetric leadframe connection
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US8365397B2 (en) 2007-08-02 2013-02-05 Em Research, Inc. Method for producing a circuit board comprising a lead frame
JP2010206027A (ja) * 2009-03-04 2010-09-16 Renesas Electronics Corp Tcp型半導体装置
US9355940B1 (en) * 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
JP2011238770A (ja) * 2010-05-11 2011-11-24 Fujitsu Semiconductor Ltd リードフレーム、半導体装置及び半導体装置の製造方法
FR2988988B1 (fr) 2012-04-04 2014-06-27 Technopool Sarl Dispositif de preparation de boisson par infusion de dosette avec berceau pivotant
JP6301602B2 (ja) * 2013-07-22 2018-03-28 ローム株式会社 パワーモジュールおよびその製造方法
US10504806B2 (en) 2016-05-06 2019-12-10 Stmicroelectronics S.R.L. Semiconductor package with electrical test pads

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199228A (en) * 1981-06-02 1982-12-07 Toshiba Corp Wire bonding pad device
JPH01157541A (ja) * 1987-09-04 1989-06-20 Mitsubishi Electric Corp 半導体装置
JPH01157451A (ja) * 1987-12-11 1989-06-20 Toshiba Corp 酸化物超電導焼結体の製造方法
JPH0680750B2 (ja) * 1988-02-24 1994-10-12 三菱電機株式会社 半導体装置
JP2840948B2 (ja) * 1988-08-23 1998-12-24 富士ゼロックス株式会社 半導体装置
JPH03116767A (ja) * 1989-09-28 1991-05-17 Nec Kyushu Ltd Icのパッケージ
JPH03194956A (ja) * 1989-12-22 1991-08-26 Nec Corp 表面実装型モールド封止半導体装置
US5296744A (en) * 1991-07-12 1994-03-22 Vlsi Technology, Inc. Lead frame assembly and method for wiring same
EP0689241A2 (en) * 1991-10-17 1995-12-27 Fujitsu Limited Carrier for carrying semiconductor device
JP2933105B2 (ja) * 1991-10-17 1999-08-09 富士通株式会社 半導体装置
JPH0661363A (ja) * 1992-02-12 1994-03-04 Fujitsu Ltd 半導体装置及びその製造方法及び半導体製造装置並びにキャリア及び試験治具
JPH0786458A (ja) * 1993-09-09 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100478679B1 (ko) * 1997-12-29 2005-07-11 삼성전자주식회사 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형
KR100539579B1 (ko) * 2000-10-11 2005-12-29 앰코 테크놀로지 코리아 주식회사 Bga 패키지 몰딩공정에서의 패키지 테스트 방법 및이를 위한 몰딩장치
KR100404683B1 (ko) * 2001-10-09 2003-11-07 동부전자 주식회사 멀티칩 패키지 및 그 제조 방법
CN101958294A (zh) * 2009-07-15 2011-01-26 马维尔国际贸易有限公司 多连接引线
JP2019087703A (ja) * 2017-11-10 2019-06-06 日亜化学工業株式会社 発光装置

Also Published As

Publication number Publication date
KR100189093B1 (ko) 1999-06-01
US5767527A (en) 1998-06-16
US5904506A (en) 1999-05-18

Similar Documents

Publication Publication Date Title
JPH0823042A (ja) 半導体装置及びその製造方法及びこれに使用される金型
JP2891607B2 (ja) 半導体集積回路装置の製造方法
US7019388B2 (en) Semiconductor device
JP2875139B2 (ja) 半導体装置の製造方法
JP2003243600A (ja) 半導体装置およびその製造方法
JPH1131776A (ja) 半導体チップパッケージ
US20140151865A1 (en) Semiconductor device packages providing enhanced exposed toe fillets
JP2009076658A (ja) 半導体装置及びその製造方法
JP2000294715A (ja) 半導体装置及び半導体装置の製造方法
US11024563B2 (en) Semiconductor device and manufacturing method thereof
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JPH0714974A (ja) プラスチックモールドした集積回路パッケージ
JP5119092B2 (ja) 半導体装置の製造方法
JP3136029B2 (ja) 半導体装置
JP2008147267A (ja) 半導体装置とその製造方法、および放熱板付きリードフレーム
JP3224224B2 (ja) 半導体装置の製造方法
KR200159861Y1 (ko) 반도체 패키지
JPH11186447A (ja) 樹脂封止半導体装置、その製造方法及びその製造装置
JP3289000B2 (ja) 半導体装置の製造方法
JP3434633B2 (ja) 樹脂封止型半導体装置
JPH09283549A (ja) 半導体装置およびその製造方法
CN116613130A (zh) 引线框架及其制造方法、半导体封装结构及其制造方法
JP2004200719A (ja) 半導体装置
JP2000150723A (ja) 半導体装置およびその製造方法
JP2005005643A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20011002