JPH03194956A - 表面実装型モールド封止半導体装置 - Google Patents
表面実装型モールド封止半導体装置Info
- Publication number
- JPH03194956A JPH03194956A JP33351689A JP33351689A JPH03194956A JP H03194956 A JPH03194956 A JP H03194956A JP 33351689 A JP33351689 A JP 33351689A JP 33351689 A JP33351689 A JP 33351689A JP H03194956 A JPH03194956 A JP H03194956A
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- JP
- Japan
- Prior art keywords
- mold
- external lead
- semiconductor device
- upper member
- external
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000007789 sealing Methods 0.000 claims abstract description 17
- 238000005452 bending Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は表面実装型モールド封止半導体装置に関し、特
に外部リード端子のフォーミング加工に適するモールド
封止部材の形状に関する。
に外部リード端子のフォーミング加工に適するモールド
封止部材の形状に関する。
〔従来の技術１
従来、この種のモールド封止半導体装置の外部リード端
子は、第３図 （ａｌ〜（ｃ）に示すように、先端部が
外部リード端子ｌの表面に沿って滑るように下降するフ
ォーミングポンチ４の下降運動によってフォーミンクさ
れる。ここで、２．３および５は上部、下部の各モール
ド部材および半導体装置の受は台をそれぞれを示してい
る。
子は、第３図 （ａｌ〜（ｃ）に示すように、先端部が
外部リード端子ｌの表面に沿って滑るように下降するフ
ォーミングポンチ４の下降運動によってフォーミンクさ
れる。ここで、２．３および５は上部、下部の各モール
ド部材および半導体装置の受は台をそれぞれを示してい
る。
しかしながら、上述した従来の表面実装型モールド封止
半導体装置は、外部リード端子がフォーミングされる際
、フォーミングポンチ４の先端部が外部リード端子ｌの
表面を滑るように下降するので、外部リード端子１に矢
印の如き引張りストレスがかかり、モールド封止の上部
部材３と外部リード端子１との封着境界部にクラックを
発生させ易いという欠点がある。
半導体装置は、外部リード端子がフォーミングされる際
、フォーミングポンチ４の先端部が外部リード端子ｌの
表面を滑るように下降するので、外部リード端子１に矢
印の如き引張りストレスがかかり、モールド封止の上部
部材３と外部リード端子１との封着境界部にクラックを
発生させ易いという欠点がある。
本発明の目的は、上記の情況に鑑み、外部リード端子が
フォーミングされる際、モールド上部部材と外部リード
端子との封着境界部にクラックを生じることなき表面実
装型モールド封止半導体装置を提供することである。
フォーミングされる際、モールド上部部材と外部リード
端子との封着境界部にクラックを生じることなき表面実
装型モールド封止半導体装置を提供することである。
【課題を解決するための手段Ｊ
本発明によれば、表面実装型モールド封止半導体装置は
、モールド下部部材と、外形寸法を該モールド下部部材
より小さく設定するモールド上部部材と、前記２つのモ
ールド部材の封着境界部に形成される段差に沿って折り
曲げられリードフォーミングされる外部リード端子とを
含んで構成される。
、モールド下部部材と、外形寸法を該モールド下部部材
より小さく設定するモールド上部部材と、前記２つのモ
ールド部材の封着境界部に形成される段差に沿って折り
曲げられリードフォーミングされる外部リード端子とを
含んで構成される。
Ｆ 作 用 ］
本発明によれば、モールドの上部部材と下部部材との間
に形成される段差は、外部リード端子を緩るやかな曲率
曲線で折り曲げられるように作用するので、モールド部
材とリード端子との境界面にストレスを加えることなく
、リードフォーミンクを終えることができる。
に形成される段差は、外部リード端子を緩るやかな曲率
曲線で折り曲げられるように作用するので、モールド部
材とリード端子との境界面にストレスを加えることなく
、リードフォーミンクを終えることができる。
〔実施例］
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す表面実装型モールド封
止半導体装置の側面図を示す。本実施例によれば、表面
実装型モールド封止半導体装置は、モールド下部部材２
と外形寸法がこのモールド下部部材２より小さく設定さ
れたモールド上部部材３と、これら２つのモールド部材
の境界部に形成される段差に沿って折り曲げられリード
フォーミングされた外部リード端子ｌとを含む。このよ
うに、上部と下部の外形寸法を異ならせ、封着境界部に
段差を形成したモールド封止部材の構造は、下部部材の
外形寸法を基準にフォーミングポンチのクリアランスを
定めることができるので、モールド上部部材３と外部リ
ード端子１との封着境界部にストレスを直接かけること
な（、きわめて安全確実にリードフォーミングすること
が可能となる。すなわち、リードフォーミングはつぎの
手順に従って行われる。
止半導体装置の側面図を示す。本実施例によれば、表面
実装型モールド封止半導体装置は、モールド下部部材２
と外形寸法がこのモールド下部部材２より小さく設定さ
れたモールド上部部材３と、これら２つのモールド部材
の境界部に形成される段差に沿って折り曲げられリード
フォーミングされた外部リード端子ｌとを含む。このよ
うに、上部と下部の外形寸法を異ならせ、封着境界部に
段差を形成したモールド封止部材の構造は、下部部材の
外形寸法を基準にフォーミングポンチのクリアランスを
定めることができるので、モールド上部部材３と外部リ
ード端子１との封着境界部にストレスを直接かけること
な（、きわめて安全確実にリードフォーミングすること
が可能となる。すなわち、リードフォーミングはつぎの
手順に従って行われる。
第２図 （ａ）〜（ｂｌは本発明モールド封止半導体装
置のリードフォーミング工程図であって。
置のリードフォーミング工程図であって。
従来と同じくモールド下部部材２を下にして半導体装置
を受は台５上に置く［第２図（ａｌ ｇ照］。つぎに、
この下部部材２の外形寸法を基準にクリアランスをこれ
より若干外側に定めてフォーミングポンチ４を下降させ
〔第２図（ｂ）参照〕、ついで受は台５に達するまで強
く押し下げる〔第２図（ｃｌ参照Ｊの３工程によって、
最終的なフォーミング形状を得ることができる。この際
、２つのモールド封止部材の封着境界部に形成される段
差により、外部リード端子１はモールド上部部材３との
封着境界部において緩やかな曲率曲線をもつように折り
曲げられるので、モールド封止部材にクラックは殆んど
発生しない。
を受は台５上に置く［第２図（ａｌ ｇ照］。つぎに、
この下部部材２の外形寸法を基準にクリアランスをこれ
より若干外側に定めてフォーミングポンチ４を下降させ
〔第２図（ｂ）参照〕、ついで受は台５に達するまで強
く押し下げる〔第２図（ｃｌ参照Ｊの３工程によって、
最終的なフォーミング形状を得ることができる。この際
、２つのモールド封止部材の封着境界部に形成される段
差により、外部リード端子１はモールド上部部材３との
封着境界部において緩やかな曲率曲線をもつように折り
曲げられるので、モールド封止部材にクラックは殆んど
発生しない。
〔発明の効果］
以上詳細に説明したように、本発明によれば、外部リー
ド端子をフォーミングする際、従来の如くモールド部材
と外部リード端子との封止境界部にストレスを発生せし
めないので、モールドクラックによる不良の少ない信頼
性高き表面実装型モールド封止半導体装置を提供できる
効果がある。
ド端子をフォーミングする際、従来の如くモールド部材
と外部リード端子との封止境界部にストレスを発生せし
めないので、モールドクラックによる不良の少ない信頼
性高き表面実装型モールド封止半導体装置を提供できる
効果がある。
第１図は本発明の一実施例を示す表面実装型モールド封
止半導体装置の側面図、第２図 ｆａｔ〜ｌｃ）は本発
明モールド封止半導体装置のり−ドフォーミング工程図
、第３図は従来の表面実装型モールド封止半導体装置の
リードフォーミング工程図ある。 Ｉ−・・外部リード端子、 ２・・・モールド下部部材、 ３・・・モールド上部部材、 ４・・・フォーミングポンチ、 ５・・・受は台。
止半導体装置の側面図、第２図 ｆａｔ〜ｌｃ）は本発
明モールド封止半導体装置のり−ドフォーミング工程図
、第３図は従来の表面実装型モールド封止半導体装置の
リードフォーミング工程図ある。 Ｉ−・・外部リード端子、 ２・・・モールド下部部材、 ３・・・モールド上部部材、 ４・・・フォーミングポンチ、 ５・・・受は台。
Claims (1)
- モールド下部部材と、外形寸法を該モールド下部部材よ
り小さく設定するモールド上部部材と、前記２つのモー
ルド部材の封着境界部に形成される段差に沿って折り曲
げられリードフォーミングされる外部リード端子とを含
むことを特徴とする表面実装型モールド封止半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33351689A JPH03194956A (ja) | 1989-12-22 | 1989-12-22 | 表面実装型モールド封止半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33351689A JPH03194956A (ja) | 1989-12-22 | 1989-12-22 | 表面実装型モールド封止半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194956A true JPH03194956A (ja) | 1991-08-26 |
Family
ID=18266919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33351689A Pending JPH03194956A (ja) | 1989-12-22 | 1989-12-22 | 表面実装型モールド封止半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194956A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657922A1 (en) * | 1993-12-10 | 1995-06-14 | Hitachi, Ltd. | A packaged semiconductor device and method of its manufacture |
| US5767527A (en) * | 1994-07-07 | 1998-06-16 | Fujitsu Limited | Semiconductor device suitable for testing |
| US6100598A (en) * | 1997-03-06 | 2000-08-08 | Nippon Steel Semiconductor Corporation | Sealed semiconductor device with positional deviation between upper and lower molds |
-
1989
- 1989-12-22 JP JP33351689A patent/JPH03194956A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657922A1 (en) * | 1993-12-10 | 1995-06-14 | Hitachi, Ltd. | A packaged semiconductor device and method of its manufacture |
| US5885852A (en) * | 1993-12-10 | 1999-03-23 | Hitachi, Ltd. | Packaged semiconductor device having a flange at its side surface and its manufacturing method |
| US5767527A (en) * | 1994-07-07 | 1998-06-16 | Fujitsu Limited | Semiconductor device suitable for testing |
| US5904506A (en) * | 1994-07-07 | 1999-05-18 | Fujitsu Limited | Semiconductor device suitable for testing |
| US6100598A (en) * | 1997-03-06 | 2000-08-08 | Nippon Steel Semiconductor Corporation | Sealed semiconductor device with positional deviation between upper and lower molds |
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