KR100478679B1 - 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형 - Google Patents

고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형 Download PDF

Info

Publication number
KR100478679B1
KR100478679B1 KR1019970077023A KR19970077023A KR100478679B1 KR 100478679 B1 KR100478679 B1 KR 100478679B1 KR 1019970077023 A KR1019970077023 A KR 1019970077023A KR 19970077023 A KR19970077023 A KR 19970077023A KR 100478679 B1 KR100478679 B1 KR 100478679B1
Authority
KR
South Korea
Prior art keywords
package
semiconductor package
length
package body
semiconductor
Prior art date
Application number
KR1019970077023A
Other languages
English (en)
Other versions
KR19990056987A (ko
Inventor
정하천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970077023A priority Critical patent/KR100478679B1/ko
Publication of KR19990056987A publication Critical patent/KR19990056987A/ko
Application granted granted Critical
Publication of KR100478679B1 publication Critical patent/KR100478679B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 고밀도 실장용 반도체 패키지 및 이를 성형하는 반도체 패키지 제조 금형에 관한 것으로서, 보다 구체적으로는 인쇄 회로 기판에 장착되는 반도체 패키지의 실장 밀도를 높이기 위해서 하부 패키지 몸체의 면적을 상부 패키지 몸체의 면적보다 작게하여 패키지 몸체 외부로 돌출되어 절곡된 리드의 길이를 짧게 제조한 반도체 패키지와, 이와 같은 반도체 패키지를 성형하는 반도체 패키지 제조 금형에 관한 것이다. 본 발명의 목적은 외부 기판에 장착되는 반도체 패키지의 실장 면적을 감소시켜 실장 밀도를 증가시키고, 전자 기기의 소형화, 박형화를 제공하는데 있다. 이러한 목적을 달성하기 위하여 본 발명은 하부 패키지 몸체의 길이를 상부 패키지 몸체의 길이보다 짧게 하여 리드의 길이를 감소시킨 고밀도 실장용 반도체 패키지와, 상부 금형의 상부 성형 홈과 하부 금형의 하부 성형 홈의 길이가 서로 다른 반도체 패키지 제조 금형을 제공한다.

Description

고밀도 실장용 반도체 패키지 및 이를 성형하는 반도체 패키지 제조 금형{High-density mountable semiconductor package and mold die molding the same}
본 발명은 고밀도 실장용 반도체 패키지 및 이를 성형하는 반도체 패키지 제조 금형에 관한 것으로서, 보다 구체적으로는 인쇄 회로 기판에 장착되는 반도체 패키지의 실장 밀도를 높이기 위해서 하부 패키지 몸체의 면적을 상부 패키지 몸체의 면적보다 작게하여 패키지 몸체 외부로 돌출되어 절곡된 리드의 길이를 짧게 제조한 반도체 패키지와, 이와 같은 반도체 패키지를 성형하는 반도체 패키지 제조 금형에 관한 것이다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 소비 전력과 신호 처리 속도의 증가 및 고밀도 실장의 요구 등의 추세에 따라 반도체 패키지의 중요성이 더욱 증대되고 있다. 반도체 장치의 고집적화 및 메모리 용량의 증가로 입출력 단자의 수가 증가되어 반도체 패키지의 리드 수가 많아지므로 리드의 설계가 어려워지고 있다. 또한 반도체 장치의 소형화에 따라 반도체 패키지의 형태도 변화되어 실장 밀도가 향상된 박형 패키지의 개발이 가속화되고 있다.
그러나, 전자 기기의 고속화, 대용량화, 소형화 요구는 칩 크기의 증가를 가져온 반면, 패키지 크기는 소형화되어야 한다는 상호 상반되는 기술적 요구에 따라서 이를 충족시키고자 하는 기술 개발이 진행되고 있다. 반도체 패키지는 핀 삽입형에서 표면 실장형으로 급속하게 변화하면서 표면 실장형 패키지가 전자 산업 기기 전반에 걸쳐서 폭 넓게 적용되고 있으며, 입체 실장형 패키지 형태도 개발되고 있다.
컴퓨터의 경우를 예로 들면, 기억 용량의 증가를 위해 램(Random Access Memory)과 같은 반도체 칩의 크기가 자연적으로 증가하여 반도체 칩의 점유 면적이 증가하게 된다. 한정된 인쇄 회로 기판의 공간에 상대적으로 커진 패키지를 실장시키면 점유율 증가로 인하여 일정 수준의 메모리 용량 이상으로 증가시키는 데에는 한계가 있다. 그렇다고 해서 인쇄 회로 기판의 크기를 증가시키는 것은 현재 소형화, 박형화 추세에 있는 전자 기기의 개발에 역행하는 결과를 초래하게 된다.
도 1은 종래 기술에 따른 반도체 패키지의 단면도이다. 도 1에서 'l'은 패키지 몸체 외부로 돌출된 리드의 길이, 'f'는 절곡 장치의 하부 다이의 돌기부와 외부 리드가 접촉하는 부분의 길이이며, 'd'는 반도체 패키지의 총 길이이다.
도 1을 참조하면, 상부면에 복수개의 본딩 패드(11)가 형성된 반도체 칩(12)과 내부 리드(16)가 알루미늄 또는 금과 같은 금속 세선(13)에 의해 전기적으로 접속되고, 성형 수지에 의한 성형, 다듬기(Trim), 리드 절곡(Form) 등의 공정을 거쳐 반도체 패키지(10)를 얻는다.
반도체 칩(12)은 은 에폭시(Ag Epoxy) 접착제(14)에 의해 다이 패드(15)에 접착된다. 금속 세선(13)에 의한 전기적 접속이 이루어지고, 반도체 칩(12), 내부 리드(16) 및 금속 세선(13)을 포함하는 전기적 연결 부분 등이 성형 수지에 봉지되어 패키지 몸체(19)가 형성된다. 성형이 완료된 패키지(10)는 일정한 시간 동안 열을 가하여 성형 수지의 특성을 안정되게 함으로써, 외부로부터 화학적, 기계적으로 보호받게 된다.
성형이 완료된 패키지(10)와 리드(18) 사이에는 에폭시 찌꺼기(Flash Epoxy)가 잔존하므로, 이를 제거하고 리드(18)와 리드(18) 사이에 연결된 댐바(Dambar)(도시되지 않음)를 절단하는 다듬기 공정을 거친다. 외부 리드(17)는 내부 리드(16)와 각각 일체형으로 형성되어 외부 기판과 전기적, 기계적으로 연결된다.
이상과 같은 공정을 거친 후, 리드 프레임에서 필요한 만큼의 외부 리드(17)를 절단하고 패키지(10) 형태에 맞게 외부 리드(17) 모양을 절곡하여 패키지(10)가 독립된 형태로 인쇄 회로 기판에 장착 가능하도록 패키지(10) 형태를 최종적으로 형성시킨다.
패키지의 형태 중 핀 삽입형에는 DIP(Dual Inline Package), ZIP(Zigzag Inline Package), SIP(Single Inline Package), 표면 실장형에는 본 예와 같은 걸 윙(Gull Wing) 형태인 QFP(Quad Flat Package), SOP(Small Outline Package)와 J 형태인 SOJ(Small Outline J Form Package), PLCC(Plastic Leaded Chip Package) 등이 있다.
현재 각 반도체 제조사(製造社)에서 생산하고 있는 표면 실장형 반도체 패키지의 경우, 패키지 몸체(19)의 크기가 가로×세로 14×20mm인 패키지에서 리드의 길이 'l'이 2.6mm이면 패키지 몸체(19)의 면적보다 최대 72.8%의 실장 면적이 더 필요하고, 패키지 몸체(19)의 크기가 28×28mm인 패키지에서 리드의 길이 'l'이 1.95mm이면 최대 29.8%, 1.3mm이면 19.4%의 실장 면적이 더 필요하다.
또한, 리드의 길이 'l'이 긴 경우, 조립 및 제품의 검사 공정 중에 평평도(Coplanarity) 불량이나 리드가 휘어지는 불량이 발생할 수 있다. 그리고, 종래의 고밀도 표면 실장에 사용되는 BGA(Ball Grid Array) 패키지는 플라스틱 패키지보다 신뢰성이 취약하고, 공정도 단순하지 못하며, 조립 비용이 많이 든다.
도 2는 종래 기술에 따른 절곡 장치의 한 예를 나타내는 부분 단면도이다.
도 2를 참조하면, 성형이 완료된 반도체 패키지(20)는 하부 다이(22)의 상단면에 안착되고, 반도체 패키지(20)의 리드(27)는 수평 상태(A)로 놓여 있다. 구동 수단(도시되지 않음)에 의해 펀치(25)가 하강하면, 하부 다이(22)의 상단면에 형성된 돌기부(26)와 펀치(25)에 의해 반도체 패키지(20)의 리드(27)가 A에서 B 방향으로 절곡되어 걸 윙(Gull Wing) 형태를 갖는다.
도 1에 도시된 바와 같은 종래의 반도체 패키지(10)는 리드의 길이 'l'이 길기 때문에 패키지(10)의 총 길이 'd'가 커서 실장 면적이 증가하게 된다. 즉, 도 2에 도시된 바와 같이 하부 다이(22)의 상단면에 형성된 돌기부(26)의 폭 'f'만큼 리드의 길이 'l'가 불필요하게 늘어나서 패키지(10)의 실장 면적이 증가하게 된다.
본 발명의 목적은 외부 기판에 장착되는 반도체 패키지의 실장 면적을 감소시켜 실장 밀도를 증가시키는데 있다.
본 발명의 다른 목적은 반도체 패키지의 실장 밀도를 증가시켜서 전자 기기의 소형화, 박형화를 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은 하부 패키지 몸체의 길이를 상부 패키지 몸체의 길이보다 짧게 하여 리드의 길이를 감소시킨 고밀도 실장용 반도체 패키지를 제공한다. 고밀도 실장용 반도체 패키지는 복수개의 본딩 패드가 형성된 반도체 칩과, 성형 수지에 의해 반도체 칩의 외부를 형성하여 봉지하는 패키지 몸체와, 반도체 칩과 전기적으로 연결되기 위한 복수개의 내부 리드 및 내부 리드와 각각 일체형으로 형성되며 외부 기판과 전기적, 기계적으로 연결되기 위해 패키지 몸체의 외부로 돌출된 복수개의 외부 리드를 포함하는 리드 프레임과, 본딩 패드와 내부 리드를 각각 전기적으로 접속시키는 접속 수단을 포함하는 반도체 패키지에 있어서, 리드 프레임을 경계로 하여 상부 패키지 몸체와 하부 패키지 몸체의 길이가 서로 동일하지 않은 것을 특징으로 한다.
또한, 이러한 목적을 달성하기 위해서 본 발명은 상부 금형의 상부 성형 홈과 하부 금형의 하부 성형 홈의 길이가 서로 다른 반도체 패키지 제조 금형을 제공한다. 반도체 패키지 제조 금형은 외부 구동 장치에 의해 상하 운동이 가능하고 하단면에 상부 성형 홈이 형성되어 있는 상부 금형과, 외부 구동 장치에 의해 상하 운동이 가능하고 상단면에 하부 성형 홈이 형성되어 있는 하부 금형과, 상부 금형과 하부 금형의 적어도 어느 하나에 형성되어, 상부 성형 홈과 하부 성형 홈으로 성형 수지가 공급되는 통로 역할을 하는 주입로와, 주입로가 형성되어 있는 금형의 주입로 말단에 형성되어 있으며, 상부 성형 홈과 하부 성형 홈에 성형 수지가 주입되는 입구인 주입구를 포함하는 반도체 패키지 제조 금형에 있어서, 상부 성형 홈의 길이와 하부 성형 홈의 길이가 동일하지 않은 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 도면 전반에 걸쳐서 동일한 도면 부호는 동일한 구성 요소는 나타낸다.
도 3은 본 발명의 제 1 실시예에 따른 고밀도 실장용 반도체 패키지가 성형된 상태를 나타내는 단면도이다.
도 3을 참조하면, 반도체 칩(112)은 은 에폭시(Ag Epoxy) 접착제(114)에 의해 다이 패드(115)에 접착된다. 금속 세선(113)에 의해 내부 리드(116)와 본딩 패드(111) 사이에 전기적 접속이 이루어지고, 반도체 칩(112), 내부 리드(116) 및 금속 세선(113)을 포함하는 전기적 연결 부분 등이 성형 수지에 봉지되어 패키지 몸체(119)가 형성된다. 성형 수지에 의한 성형 공정 이후, 다듬기(Trim), 리드 절곡(Form) 등의 공정을 거쳐 반도체 패키지(100)를 얻는다.
도 4는 도 3에 도시된 고밀도 실장용 반도체 패키지가 절곡된 상태를 나타내는 단면도이고, 도 5는 절곡 장치를 이용하여 도 3에 도시된 고밀도 실장용 반도체 패키지를 절곡하는 모습을 나타내는 단면도이다. 도 4에서 't1'은 상부 패키지 몸체의 길이, 'b1'은 하부 패키지 몸체의 길이, 'l1'은 패키지 몸체 외부로 돌출된 리드의 길이, 'f1'은 절곡 장치의 하부 다이의 돌기부와 외부 리드가 접촉하는 부분의 길이이며, 'd1'은 반도체 패키지의 총 길이이다.
도 4와 도 5를 참조하면, 리드 절곡 공정에서는 리드 프레임에서 필요한 만큼의 외부 리드(117)를 절단하고, 패키지(100) 형태에 맞게 외부 리드(117) 모양을 절곡하여 패키지(100)가 독립된 형태로 인쇄 회로 기판에 장착 가능하도록 패키지(100) 형태를 최종적으로 형성시킨다. 본 실시예에 따른 반도체 패키지는 캐버티 업(Cavity Up) 형태의 패키지이다.
그런데, 일정한 크기의 패키지 몸체를 갖는 반도체 패키지를 절곡하는 공정에서, 리드의 길이 'l'이 절곡 장치의 하부 다이(22)의 돌기부(26)와 외부 리드(27)가 접촉하는 부분의 길이 'f'만큼 증가하므로 반도체 패키지의 총 길이 'd'가 커지게 된다(도 2 참조).
따라서, 하부 패키지 몸체(119b)의 길이 'b1'을 상부 패키지 몸체(119a)의 길이 't1'보다 작게 하여 불필요하게 증가한 리드의 길이 'l1'을 감소시키면 반도체 패키지의 총 길이 'd1'을 줄일 수 있다. 즉, 절곡 장치 하부 다이(112)의 돌기부(126)가 축소된 하부 패키지 몸체(119b)의 길이만큼 패키지 몸체(119) 쪽으로 진입하면 돌기부와 외부 리드(117)가 접촉하는 부분의 길이 'f1'이 리드의 길이 'l1'을 증가시키지 않게 되므로, 같은 크기의 패키지 몸체와 리드 프레임을 사용하는 반도체 패키지에서 패키지의 총 길이 'd1'을 감소시킬 수 있다.
일반적으로 절곡 장치 하부 다이(122)의 돌기부는 0.3mm 이상의 폭을 가지고 있으므로, 하부 패키지 몸체(119b)의 길이 'b1'은 상부 패키지 몸체의 길이 't1'보다 0.3mm 이상 짧은 것이 외부 리드(117)의 길이 'l1'을 감소시키는 면에서 바람직하다. 그러나, 금속 세선(113)과 내부 리드(116)가 접착(Wire Bonding)되는 부분이 하부 패키지 몸체(119b)에 의해 보호받지 못하면 불량이 발생하게 되므로, 하부 패키지 몸체(119b)는 상기 접착 부분 이상으로 축소될 수 없다.
도 6은 본 발명의 제 2 실시예에 따른 고밀도 실장용 반도체 패키지가 성형된 상태를 나타내는 단면도이고, 도 7은 도 6에 도시된 고밀도 실장용 반도체 패키지가 절곡된 상태를 나타내는 단면도이다. 도 7에서 't2'는 상부 패키지 몸체의 길이, 'b2'는 하부 패키지 몸체의 길이, 'l2'는 패키지 몸체 외부로 돌출된 리드의 길이, 'f2'는 절곡 장치의 하부 다이의 돌기부와 외부 리드가 접촉하는 부분의 길이이며, 'd2'는 반도체 패키지의 총 길이이다.
도 6과 도 7을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 캐버티 다운(Cavity Down) 형태의 패키지로서, 성형 수지로 성형한 상태에서는 도 3에 도시된 반도체 패키지(100)와 비교해서, 상부 패키지 몸체(219a)와 하부 패키지 몸체(219b)가 서로 반대쪽에 형성되어 있다. 즉, 상부 패키지 몸체(219a)가 패키지 제조 금형의 하부 금형에서 성형되고, 하부 패키지 몸체(219b)는 상부 금형에서 성형된다(도 13 참조).
이와 같이 성형된 반도체 패키지(200)는 도 4와 도 5의 설명에서와 마찬가지로, 하부 패키지 몸체(219b)의 길이 'b2'를 상부 패키지 몸체(219a)의 길이 't2'보다 작게 하여 불필요하게 증가한 리드의 길이 'l2'를 감소시키면 반도체 패키지의 총 길이 'd2'를 줄일 수 있다.
즉, 절곡 장치 하부 다이의 돌기부가 축소된 하부 패키지 몸체(219b)의 길이만큼 패키지 몸체(200) 쪽으로 진입하면 돌기부와 외부 리드가 접촉하는 부분의 길이 'f2'가 리드의 길이 'l2'를 증가시키지 않게 되므로, 같은 크기의 패키지 몸체와 리드 프레임을 사용하는 반도체 패키지에서 패키지의 총 길이 'd2'를 감소시킬 수 있다.
도 8은 본 발명의 제 1 실시예에 따른 고밀도 실장용 반도체 패키지 제조 금형을 일부 절개하여 나타내는 부분 사시도이다.
도 9는 도 8의 C 부분을 확대하여 나타내는 사시도이다.
도 10은 하부 금형과 상부 금형이 접촉한 상태에서 도 9의 Ⅹ-Ⅹ 방향을 따라 자른 단면도이다. 도 10에서 't3'은 상부 성형 홈의 길이이고, 'b3'은 하부 성형 홈의 길이이다.
도 11은 도 8의 금형을 이용하여 패키지 몸체의 성형이 완료된 상태의 성형 홈 부분을 나타내는 단면도이다.
도 8 내지 도 11을 참조하면, 반도체 패키지 제조 금형(300)은 상부 금형(320) 및 하부 금형(310)을 한 쌍으로 하는 구조이다.
하부 금형(310)은 전기적 연결 공정이 완료된 리드 프레임의 전기적 연결 부분이 성형되어 패키지 몸체가 형성되는 공간인 복수개의 하부 성형 홈(311)과, 성형 수지를 일정한 크기로 형성한 수지 봉지재(Tablet)가 안착되는 안착면(312)과, 안착면(312)으로부터 일체로 형성되어 성형 홈(311, 321)으로 성형 수지가 공급되는 통로 역할을 하는 주입로(Runner)(313)와, 주입로(313)가 형성되어 있는 금형의 주입로 말단에 형성되어 있으며 성형 홈(311, 321)에 성형 수지가 주입되는 입구인 주입구(Gate)(314)를 포함하는 구조를 갖는다. 하부 성형 홈(311), 주입로(313) 및 주입구(314)는 용융된 성형 수지가 충전되는 부분으로서, 하부 금형(310)의 상단면에 형성된 요(凹)부이다.
상부 금형(320)은 상하 운동이 가능한 이송 수단(도시되지 않음)과 연결되어 있으며, 상부 금형(320)의 중심 부분에 수지 봉지재가 투입되는 포트(Pot)(325)가 형성되어 있다. 상부 금형(320)의 하단면에는 전기적 연결 공정이 완료된 리드 프레임의 전기적 연결 부분이 성형되어 패키지 몸체가 형성되는 공간인 복수개의 상부 성형 홈(321)과 성형 수지가 공급되는 통로 역할을 하는 주입로(도시되지 않음)가 형성되어 있다.
도 3에 도시된 바와 같은 캐버티 업 형태의 반도체 패키지를 성형하기 위해서 상부 성형 홈의 길이 't3'은 하부 성형 홈의 길이 'b3'보다 커야 한다. 즉, 상부 성형 홈(321)과 하부 성형 홈(311)은 모양은 같으나, 크기가 서로 다른 닮은꼴의 요(凹)부이다. 또한, 리드 절곡 공정을 고려하여 하부 성형 홈의 길이 'b3'은 상부 성형 홈의 길이 't3'보다 약 0.3mm 이상 짧은 것이 바람직하다.
도 12는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 금형의 성형 홈 부분을 나타내는 단면도이고, 도 13은 도 12의 금형을 이용하여 패키지 몸체의 성형이 완료된 상태의 성형 홈 부분을 나타내는 단면도이다. 도 12에서 't4'는 상부 성형 홈의 길이이고, 'b4'는 하부 성형 홈의 길이이다.
도 12와 도 13을 참조하면, 도 6에 도시된 바와 같은 캐버티 다운 형태의 반도체 패키지를 성형하기 위해서 상부 성형 홈의 길이 't4'는 하부 성형 홈의 길이 'b4'보다 작아야 한다. 즉, 상부 성형 홈(421)과 하부 성형 홈(411)은 모양은 같으나, 크기가 서로 다른 닮은꼴의 요(凹)부이다. 또한, 리드 절곡 공정을 고려하여 하부 성형 홈의 길이 'b4'는 상부 성형 홈의 길이 't4'보다 약 0.3mm 이상 더 긴 것이 바람직하다.
본 실시예에 따른 반도체 패키지 제조 금형(400)은 위에서 설명한 바와 같이, 상부 금형(420)과 하부 금형(410)에 형성된 성형 홈(411, 421)을 제외하고는 제 1 실시예에 따른 반도체 패키지 제조 금형(300)과 동일한 구조를 가지고 있다.
이상 설명한 바와 같이 본 발명에 의하면, 패키지 몸체의 외부로 돌출되어 절곡된 외부 리드의 길이가 짧아지므로, 반도체 패키지의 실장 면적이 감소하여 외부 가판에의 실장 밀도를 높일 수 있고, 전자 기기의 소형화, 박형화를 이룩할 수 있다.
도 1은 종래 기술에 따른 반도체 패키지의 단면도,
도 2는 일반적인 절곡 장치의 한 예를 나타내는 부분 단면도,
도 3은 본 발명의 제 1 실시예에 따른 고밀도 실장용 반도체 패키지가 성형된 상태를 나타내는 단면도,
도 4는 도 3에 도시된 고밀도 실장용 반도체 패키지가 절곡된 상태를 나타내는 단면도,
도 5는 절곡 장치를 이용하여 도 3에 도시된 고밀도 실장용 반도체 패키지를 절곡하는 모습을 나타내는 단면도,
도 6은 본 발명의 제 2 실시예에 따른 고밀도 실장용 반도체 패키지가 성형된 상태를 나타내는 단면도,
도 7은 도 6에 도시된 고밀도 실장용 반도체 패키지가 절곡된 상태를 나타내는 단면도,
도 8은 본 발명의 제 1 실시예에 따른 반도체 패키지 제조 금형을 일부 절개하여 나타내는 부분 사시도,
도 9는 도 8의 C 부분을 확대하여 나타내는 사시도,
도 10은 하부 금형과 상부 금형이 접촉한 상태에서 도 9의 Ⅹ-Ⅹ 방향을 따라 자른 단면도,
도 11은 도 8의 금형을 이용하여 패키지 몸체의 성형이 완료된 상태의 성형 홈 부분을 나타내는 단면도,
도 12는 본 발명의 제 2 실시예에 따른 반도체 패키지 제조 금형의 성형 홈 부분을 나타내는 단면도,
도 13은 도 12의 금형을 이용하여 패키지 몸체의 성형이 완료된 상태의 성형 홈 부분을 나타내는 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 20, 100, 200; 반도체 패키지 11, 111; 본딩 패드
12, 112; 반도체 칩 13, 113; 금속 세선
14, 114; 접착제 15, 115; 다이 패드
16, 116; 내부 리드 17, 27, 117; 외부 리드
18; 리드 19, 119, 219; 패키지 몸체
22, 122; 하부 다이 25, 125; 펀치
26, 126; 돌기부 119a, 219a; 상부 패키지 몸체
119b, 219b; 하부 패키지 몸체 300, 400; 반도체 패키지 제조 금형
310, 410; 하부 금형 311, 411; 하부 성형 홈
312; 안착면 313; 주입로
314; 주입구 320, 420; 상부 금형
321, 421; 상부 성형 홈 325; 포트(Pot)

Claims (4)

  1. (1)복수개의 본딩 패드가 형성된 반도체 칩과, (2)상기 반도체 칩과 전기적으로 연결되기 위한 복수개의 내부 리드와, 상기 내부 리드와 각각 일체형으로 형성되며, 외부 기판과 전기적, 기계적으로 연결되기 위한 복수개의 외부 리드를 포함하는 리드 프레임과, (3)성형 수지에 의해 상기 반도체 칩의 외부를 형성하여 봉지하며, 상기 리드 프레임을 경계로 하여 상기 리드 프레임의 위쪽에서 성형된 상부 패키지 몸체와, 상기 리드 프레임의 아래쪽에서 성형된 하부 패키지 몸체를 포함하는 패키지 몸체와, (4)상기 반도체 칩과 상기 내부 리드를 각각 전기적으로 접속시키는 접속 수단을 포함하는 반도체 패키지에 있어서,
    상기 반도체 패키지는 상기 하부 패키지 몸체의 길이가 상기 상부 패키지 몸체의 길이보다 짧게 형성되어 있고, 그 길이 차이가 나는 상기 하부 패키지 몸체의 외측의 상기 상부 패키지 몸체의 하부가 리드 절곡 과정에서 리드 절곡 장치의 하부 다이에 형성된 돌기부가 접촉되는 부분으로 제공되며, 상기 외부 리드가 상기 하부 패키지 몸체 방향으로 절곡된 것을 특징으로 하는 고밀도 실장용 반도체 패키지.
  2. 제 1항에 있어서, 상기 하부 패키지 몸체의 길이는 상기 상부 패키지 몸체의 길이보다 약 0.3mm 더 짧은 고밀도 실장용 반도체 패키지.
  3. 제 1항에 있어서, 상기 리드 프레임은 상기 반도체 칩을 탑재하기 위한 다이 패드를 더 구비하는 것을 특징으로 하는 고밀도 실장용 반도체 패키지.
  4. 제 1항에 있어서, 상기 접속 수단은 금속 세선인 것을 특징으로 하는 고밀도 실장용 반도체 패키지.
KR1019970077023A 1997-12-29 1997-12-29 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형 KR100478679B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077023A KR100478679B1 (ko) 1997-12-29 1997-12-29 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077023A KR100478679B1 (ko) 1997-12-29 1997-12-29 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형

Publications (2)

Publication Number Publication Date
KR19990056987A KR19990056987A (ko) 1999-07-15
KR100478679B1 true KR100478679B1 (ko) 2005-07-11

Family

ID=37303440

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077023A KR100478679B1 (ko) 1997-12-29 1997-12-29 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형

Country Status (1)

Country Link
KR (1) KR100478679B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729024B1 (ko) * 2001-03-30 2007-06-14 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 이를 위한 금형

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04240756A (ja) * 1991-01-25 1992-08-28 Nec Yamaguchi Ltd リードフレーム
JPH0786458A (ja) * 1993-09-09 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JPH0823042A (ja) * 1994-07-07 1996-01-23 Fujitsu Ltd 半導体装置及びその製造方法及びこれに使用される金型

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04240756A (ja) * 1991-01-25 1992-08-28 Nec Yamaguchi Ltd リードフレーム
JPH0786458A (ja) * 1993-09-09 1995-03-31 Fujitsu Ltd 半導体装置及びその製造方法
JPH0823042A (ja) * 1994-07-07 1996-01-23 Fujitsu Ltd 半導体装置及びその製造方法及びこれに使用される金型

Also Published As

Publication number Publication date
KR19990056987A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
US5363279A (en) Semiconductor package for a semiconductor chip having centrally located bottom bond pads
KR100302593B1 (ko) 반도체패키지및그제조방법
US5493151A (en) Semiconductor device, lead frame and method for manufacturing semiconductor devices
US6396139B1 (en) Semiconductor package structure with exposed die pad
US20130200507A1 (en) Two-sided die in a four-sided leadframe based package
KR0179834B1 (ko) 컬럼형 패키지
US20040084758A1 (en) Semiconductor package with lead frame as chip carrier and method for fabricating the same
US20120286399A1 (en) Leadframe and method for packaging semiconductor die
KR100478679B1 (ko) 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형
US5468991A (en) Lead frame having dummy leads
US8349655B2 (en) Method of fabricating a two-sided die in a four-sided leadframe based package
US5200806A (en) Lead frame having a plurality of island regions and a suspension pin
US6921967B2 (en) Reinforced die pad support structure
KR100291511B1 (ko) 멀티 칩 패키지
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
KR0119757Y1 (ko) 반도체 패키지
KR100333386B1 (ko) 칩 스캐일 패키지
KR19990086280A (ko) 반도체 패키지
KR100279765B1 (ko) 반도체 패키지
KR0151899B1 (ko) 범퍼가 형성된 볼 그리드 어레이용 성형금형 및 그를 이용한 패키지
KR950013049B1 (ko) 다중-칩 리드온칩(loc) 구조를 갖는 반도체 패키지
KR100216845B1 (ko) CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR19990000701A (ko) 칩 온 보드(cob) 패키지용 인쇄회로기판 및 그를 이용한 칩 온 보드 패키지
KR20000009885A (ko) 볼 그리드 어레이 타입의 반도체 패키지
KR0179922B1 (ko) 직립형 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080303

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee