KR0179834B1 - 컬럼형 패키지 - Google Patents

컬럼형 패키지 Download PDF

Info

Publication number
KR0179834B1
KR0179834B1 KR1019950022839A KR19950022839A KR0179834B1 KR 0179834 B1 KR0179834 B1 KR 0179834B1 KR 1019950022839 A KR1019950022839 A KR 1019950022839A KR 19950022839 A KR19950022839 A KR 19950022839A KR 0179834 B1 KR0179834 B1 KR 0179834B1
Authority
KR
South Korea
Prior art keywords
columnar
semiconductor chip
lead
package
package according
Prior art date
Application number
KR1019950022839A
Other languages
English (en)
Other versions
KR970008547A (ko
Inventor
김선동
설병수
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950022839A priority Critical patent/KR0179834B1/ko
Priority to CN96107199A priority patent/CN1068457C/zh
Priority to US08/687,929 priority patent/US6002170A/en
Priority to JP19907996A priority patent/JP2955842B2/ja
Priority to US08/749,963 priority patent/US5877561A/en
Publication of KR970008547A publication Critical patent/KR970008547A/ko
Application granted granted Critical
Publication of KR0179834B1 publication Critical patent/KR0179834B1/ko
Priority to US09/412,646 priority patent/US6181560B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 컬럼형 패키지에 관한 것으로, 종래의 일반적인 반도체 패키지는 아웃 리드가 외부에 노출되어 있어 충격에 휨이 발생하고, 기판에 실장이 용이치 못하며, 수리가 어렵고, 공정의 절감에 한계가 있는 등의 여러 문제점이 있는 것이었다.
본 발명은 다수개의 리드(10)가 내설되어 있는 몸체(11)와, 그 몸체(11)의 상면에 부착되는 반도체 칩(12)과, 그 반도체 칩(12)과 리드(10)를 전기적으로 접속하는 금속 와이어(14)로 구성하여, 리드가 외부로 노출이 안되므로 휨발생이 방지되고, 기판에 실장시 얼라인이 용이하며, 수리가 용이할뿐 아니라, 트리밍 공정과 포밍 공정을 배제하는데 따른 원가절감 및 생산성 향상의 효과가 있는 것이다.

Description

컬럼형 패키지
제1도는 종래 반도체 패키지의 구성을 보인 종단면도.
제2도는 본 발명 패키지의 몸체 내부에 리드가 설치된 절단하기 전의 상태를 보인 것으로, a도는 사시도, 제2b도는 평면도.
제3도는 본 발명 패키지의 몸체 외주면에 리드가 설치된 절단하기 전의 상태를 보인 사시도.
제4도는 본 발명 패키지의 원통형상 몸체 외주연부에 리드가 설치된 상태를 보인 것으로, a도는 평면도, b도는 정면도.
제5도는 본 발명 패키지의 사각봉상 몸체의 각변에 접하여 리드가 설치된 상태를 보인 것으로, a도는 평면도, b도는 정면도.
제6도는 본 발명 패키지의 리드와 반도체 칩이 수개 설치된 상태를 보인 평면도.
제7도는 본 발명 패키지의 몸체가 이중으로 설치된 상태를 보인 평면도.
제8도는 본 발명 패키지의 원형 몸체의 상면에 단차홈이 형성된 상태를 보인 정면도.
제9도는 본 발명 패키지의 사각봉상 몸체의 상면에 단차홈이 형성된 상태를 보인 평면도.
제10도는 본 발명 패키지의 리드 하면을 기판의 표면에 실장한 상태를 보인 종단면도.
제11도는 본 발명 패키지가 기판에 삽입되어 실장된 상태를 보인 종단면도.
제12도는 본 발명 패키지의 몸체가 수개 설치된 상태를 보인 평면도.
제13도는 본 발명 패키지에 캐패시턴스가 설치된 상태를 보인 종단면도.
제14도는 본 발명 패키지에 덮개가 설치된 상태를 보인 종단면도.
제15도는 본 발명 패키지를 2개 적층한 상태를 보인 종단면도.
제16도는 본 발명의 패키지를 2개이상 적층한 상태를 보인 종단면도.
제17도는 본 발명의 덮개를 복개한 패키지를 수개 적층한 상태를 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 10' : 리드 11, 11' : 몸체
11a, 11'a : 단차홈 12, 12' : 반도체 칩
13, 13' : 금속 와이어 14, 14' : 패키지
14a : 에폭시 20 : 기판
20a : 홈 20b : 패턴
21 : 패드 30 : 서브스트레이트
40 : 캐패시턴스 50 : 덮개
본 발명은 컬럼형 패키지에 관한 것으로, 특히 몸체에 리드를 내설하여 외부의 충격으로 부터 리드를 보호하고, 피시비 기판에 실장이 용이한 컬럼형 패키지에 관한 것이다.
일반적으로 반도체 패키지로는 큐에프피 패키지(QFP : QUAD FLAT PACKAGE), 볼그리드 패키지(BGA : BALL GRID PACKAGE), 테이프 캐리어 패키지(TAPE CARRIER PACKAGE), 칩 사이즈 패키지(CHIP SIZE PACKAGE) 등이 있다.
이와 같은 일반적인 종래의 패키지 중 큐에프피 패키지가 제1도에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
제1도는 종래 반도체 패키지의 구성을 보인 종단면도로서, 도시되어 있는 바와 같이 리드 프레임(1)의 패들(2)에 반도체 칩(3)이 부착되어 있고, 그 반도체 칩(3)과 상기 리드 프레임(1)의 인너 리드(1a)는 금속 와이어(4)로 접속되어 있으며, 상기 반도체 칩(3), 인너 리드(1a), 금속 와이어(4)를 포함하는 일정면적이 에폭시(EPOXY)로 몰딩된 몸체(5)로 구성되어 있다.
도면중 미설명 부호 1b는 인너 리드(1a)에 일체로 연결되어 몸체(5)의 외부에 설치되어 있는 아웃 리드(1b)이다.
상기와 같이 구성되어 있는 종래 반도체 패키지의 제조방법은 다음과 같다.
프로그래시브 금형을 이용한 스템핑과 에칭의 방법으로 리드 프레임(1)을 제작하는 공정을 수행하는 단계와, 상기 리드 프레임(1)의 패들(2)에 반도체 칩(3)을 부착하는 다이 본딩공정을 수행하는 단계와, 상기 리드 프레임(1)의 인너 리드(1a)와 반도체 칩(3)을 금속 와이어(4)로 연결하는 와이어 본딩공정을 수행하는 단게와, 상기 인너 리드(1a), 반도체 칩(3), 금속 와이어(4)를 포함하는 일정면적을 에폭시로 몰딩하는 몰딩공정을 수행하는 단계와, 댐바와 타이 바를 잘라내는 공정인 트리밍공정을 수행하는 단계와, 상기 리드 프레임(1)의 아웃 리드(1b)를 소정의 형태로 절곡하는 포밍공정을 수행하는 단계를 순서에 의해 진행하여 반도체 패키지가 완성되며, 상기와 같이 제조된 패키지를 피시비 기판에 실장함으로써 반도체 패키지로 사용하게 되는 것이다.
그러나, 상기와 같은 종래의 반도체 패키지는 아웃 리드(1b)가 몸체(5)의 외부로 돌출되어 있는 상태로 외부의 충격으로 부터 아웃 리드(1b)의 휨이 발생하여 후공정에서 패키지의 신뢰성이 저하되는 문제점이 있었으며, 피시비 기판에 실장시 피시비 기판의 본드 패드에 정확히 얼라인(ALIGN) 하는데 어려움이 있는 문제점이 있었다.
그리고, 패키지를 피시비 기판에 실장 후에 수리(REPAIR)가 용이하지 못한 문제점이 있었고, 다핀화에 한계가 있을뿐 아니라, 공정의 절감에도 한계가 있는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명의 목적은 상기와 같은 여러 문제점을 갖지 않는 컬럼형 패키지를 제공함에 있다.
본 발명의 다른 목적은 패키지의 아웃 리드가 외부의 충격으로 부터 보호되어 휨이 발생하는 것이 방지되는 컬럼형 패키지를 제공함에 있다.
본 발명의 또다른 목적은 수리시에 수리가 용이한 컬럼형 패키지를 제공함에 있다.
본 발명의 또다른 목적은 필요에 따라 다(多)핀화가 가능한 컬럼형 패키지를 제공함에 있다.
본 발명의 또다른 목적은 공정을 절감하여 생산성의 향상이 가능한 컬럼형 패키지를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 절연체인 소정형태의 몸체와, 그 몸체의 상,하면에 노출되도록 수직방향으로 내설되어 외부로의 전기적인 연결단자가 되는 다수개의 리드와, 상기 몸체의 상면에 부착되는 반도체 칩과, 그 반도체 칩과 상기 리드들의 상면 노출부를 전기적으로 각각 연결하는 금속 와이어들을 구비하여서 구성되는 것을 특징으로 하는 컬럼형 패키지가 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명의 컬럼형 패키지를 첨부된 도면을 참고로 하여 설명하면 다음과 같다.
제2도는 본 발명의 패키지 몸체 내부에 리드가 설치되어 있는 절단전의 상태를 보인 것으로, (a)는 사시도, (b)는 평면도이며, 제3도는 본 발명 패키지의 외주면에 리드가 설치되어 있는 절단전의 상태를 보인 사시도이다. 도시된 바와 같이 일정한 길이를 같고 다수개의 리드(10)가 내설되어 있으며 절연체로 되어 있는 상태에서 소정의 길이로 절단하여 다수개의 리드(10)가 내설된 몸체(11)를 구비하게 되는 것이다.
상기와 같은 몸체(11)는 형상을 패키지의 특성에 따라 원통형상 혹은 사각봉상으로 할 수 있다.
제4도는 상기와 같이 본 발명 패키지의 원통형상 몸체의 외주연부에 리드가 설치된 상태를 보인 것으로, (a)는 평면도이며, (b)는 정면도이다.
도시된 바와 같이, 다수개의 리드(10)를 원통형상의 몸체(11) 외주연부에 상,하면이 노출되도록 수직방향으로 설치하여 외부로의 전기적인 단자가 되도록 하였으며, 상기 몸체(11)의 상면에 반도체 칩(12)을 부착하고, 그 반도체 칩(12)과 상기 리드(10)를 금속 와이어(13)로 연결하여 전기적인 접속을 하도록 하여 하나의 패키지(14)가 되도록 한 것이다.
상기 리드(10)의 하부 노출부는 외부로의 전기적인 연결단자부가 되는 것이다.
또한, 상기와 같은 패키지(14)를 구성하는데 있어서 리드(10)를 몸체(11)의 외주연부에 내측을 향하여 방사상으로 설치되도록 하였으나, 설계자의 의도에 따라 리드(10) 위치를 몸체(11)의 내부에 내측을 향하여 형성하는 등 본 발명의 사상 및 범위내에서 리드(10)의 위치를 변경하는 것이 가능한 것이다.
제5도는 상기 사각봉상의 몸체의 외주면에 리드가 설치된 상태를 보인 것으로, (a)는 평면도, (b)는 정면도이다.
도시한 바와 같이, 다수개의 리드(10')를 사각봉상의 몸체(11') 각변에 접하도록 내설하고, 상기 몸체(11')의 상부에 반도체 칩(12')을 설치하며, 상기 반도체 칩(12')과 상기 리드(10')를 금속 와이어(13')로 전기적인 접속을 하도록 하여 하나의 패키지(14')를 구성한 것이다.
상기의 경우도 역시 리드(10')가 사각봉상의 몸체(11') 각변에 접하여 내측을 향하도록 설치하였으나, 본 발명의 사상과 범위 내에서 몸체(11')의 각변 내부에 리드(10')를 설치하는 등 여러 형태로 설계자의 의도에 따라 변형이 가능한 것이다.
제6도는 본 발명 패키지의 반도체 칩과 리드가 수개 형성된 상태를 보인 평면도로서, 도시된 바와 같이 사각봉상의 몸체(11') 상면에 수개의 반도체 칩(12')을 설치하고, 수개의 리드(10')를 일자형 또는 십자형으로 배열되도록 내설하였으며, 상기 반도체 칩(12')과 리드(10')를 금속 와이어(13')로 연결하여 전기적인 접속을 이루도록 한 것이다.
제7도는 본 발명 패키지의 몸체가 이중으로 설치된 상태를 보인 평면도로서, 원통형상 몸체(11)의 외주연부에 내측을 향하여 방사상으로 리드(10)가 설치되어 있는 몸체(11)를 이중으로 설치하여 다핀구조를 갖도록 한 것이다.
제8도 및 제9도는 상기와 같은 원통형상 패키지(14)의 몸체(11)와 사각봉상 패키지(14')의 몸체(11') 상부에 그라인딩(GRINDING)으로 기계적인 가공을 하여 단차홈(11a)(11'a)을 형성한 상태를 보인 것으로, 이와 같이 단차홈(11a)(11'a)을 형성하여 전체의 패키지(14)(14') 높이를 낮출 수 있도록 한 것이다.
제10도는 본 발명 패키지의 리드 하면을 기판의 표면에 실장한 상태를 보인 종단면도로써, 패키지(14)의 리드(10)가 기판(20)의 패드(21)에 솔더링으로 부착하여 사용할 수 있도록 하였으며, 제11도는 본 발명 패키지가 기판에 삽입되어 실장된 상태를 보인 종단면도로써, 패턴(20b)이 형성된 기판(20)의 상면에 홈(20a)을 형성하고, 그 홈(20a)에 패키지(14)를 삽입하여 패키지(14)의 리드(10)와 기판(20)의 패턴(20b)이 접촉하도록 함으로써 전기적인 접속을 이루도록 한 것이다.
제12도는 본 발명 패키지의 몸체가 수개 설치된 상태를 보인 종단면도로써, 몸체(11)가 소정간격을 두고 배열되고, 그 상면에 서브스트레이트(30)가 부착되며, 그 서브스트레이트(30)의 상면에 반도체 칩(12)이 실장되어 금속 와이어(13)로 와이어 본딩되고, 그 반도체 칩(12)의 상부가 에폭시(14a)로 몰딩된 구조로 되어 있는 것이다.
제13도는 본 발명의 패키지에 캐패시턴스가 설치된 상태를 보인 종단면도로써, 몸체(11)의 상면에 형성된 단차홈(11a)에 전하를 축척하는 캐패시턴스(40)를 설치하고, 그 캐패시턴스(40)의 상면에 반도체 칩(12)을 실장하며, 그 반도체 칩(12)과 리드(10)를 금속 와이어(13)로 연결하고, 상기 리드(10), 반도체 칩(12), 금속 와이어(13)를 포함하는 일정면적을 에폭시(14a)로 몰딩한 것이다.
제14도는 본 발명 패키지에 덮개가 설치된 상태를 보인 종단면도로써, 몸체(11)의 상면에 단차홈(11a)을 형성하고, 그 단차홈(11a)의 저면에 반도체 칩(12)을 부착하며, 그 반도체 칩(12)과 리드(10)를 금속 와이어(13)로 연결하고, 상기 반도체 칩(12)의 상부를 덮개(50)로 복개한 것이다.
제15도는 본 발명 패키지를 2개 적층한 상태를 보인 종단면도로써, 단위 컬럼형 패키지(14)를 반도체 칩(12)이 서로 대향하도록 2개의 패키지를 부착한 것이다.
제16도는 본 발명의 패키지를 수개 적층한 상태를 보인 종단면도로써, 단위 컬럼형 패키지(14)를 적어도 2개이상 적층하고, 그 최상위 단위 컬럼형 패키지에 덮개(50)를 복개한 것이다.
제17도는 덮개를 복개한 패키지를 수개 적층한 상태를 보인 종단면도로써, 덮개(50)가 복개된 개개의 단위 컬럼형 패키지(14)를 수개 적층하여 집적도를 향상시킨 것이다.
이상에서 상세히 설명한 바와 같이 본 발명의 컬럼형 패키지는 리드가 내설되어 있는 몸체와, 그 몸체의 상면에 부착되는 반도체 칩과, 그 반도체 칩과 리드를 전기적으로 연결하는 와이어로 구성되어, 외부로의 전기적인 연결단자가 되는 리드가 절연체인 몸체의 내부에 존재하므로 외부의 충격으로 부터 리드의 휨이 방지되고, 소정의 형태로 리드가 몸체의 내부에 내설되므로 기판에 실장이 용이하며, 이상발생시 수리가 용이한 것이다. 또한, 종래의 패키지에서 필수적으로 수행하는 트리밍 공정과 포밍 공정이 배제되므로 공정의 절감에 따른 원가절감 및 생산성이 향상되는 등의 효과가 있는 것이다.

Claims (20)

  1. 절연체인 소정형태의 몸체와, 그 몸체의 상, 하면에 노출되도록 수직방향으로 내설되어 외부로의 전기적인 연결단자가 되는 다수개의 리드와, 상기 몸체의 상면에 부착되는 반도체 칩과, 그 반도체 칩과 상기 리드들의 상면 노출부를 전기적으로 각각 연결하는 금속 와이어들을 구비하여서 구성되는 것을 특징으로 하는 컬럼형 패키지.
  2. 제1항에 있어서, 상기 몸체는 일정한 길이를 갖는 형태로부터 소정의 길이로 절단한 것을 특징으로 하는 컬럼형 패키지.
  3. 제1항에 있어서, 상기 몸체는 원통형상인 것을 특징으로 하는 컬럼형 패키지.
  4. 제1항에 있어서, 상기 몸체는 사각봉상인 것을 특징으로 하는 컬럼형 패키지.
  5. 제1항에 있어서, 상기 리드는 몸체의 외주연부에 내측을 향하여 방사상으로 설치된 것을 특징으로 하는 컬럼형 패키지.
  6. 제1항에 있어서, 상기 리드는 몸체의 내부에 내측을 향하여 방사상으로 설치된 것을 특징으로 하는 컬럼형 패키지.
  7. 제1항에 있어서, 상기 리드는 각변에 접하여 내측을 향하여 각각 형성된 것을 특징으로 하는 컬럼형 패키지.
  8. 제1항에 있어서, 상기 리드는 각변의 내부에 내측을 향하여 각각 형성된 것을 특징으로 하는 컬럼형 패키지.
  9. 제7항에 있어서, 상기 리드는 일자형 또는 십자형으로 설치된 것을 특징으로 하는 컬럼형 패키지.
  10. 제5항에 있어서, 상기 몸체를 이중으로 형성한 것을 특징으로 하는 컬럼형 패키지.
  11. 제3항에 있어서, 상기 원통형상의 몸체 상면에 단차홈이 형성된 것을 특징으로 하는 컬럼형 패키지.
  12. 제4항에 있어서, 상기 사각봉상의 몸체 상면에 단차홈이 형성된 것을 특징으로 하는 컬럼형 패키지.
  13. 제1항에 있어서, 상기 몸체는 리드의 하면이 기판상의 패드에 실장된 것을 특징으로 하는 컬럼형 패키지.
  14. 제1항에 있어서, 상기 몸체는 리드의 측면이 기판의 패턴에 접속되도록 실장된 것을 특징으로 하는 컬럼형 패키지.
  15. 제1항에 있어서, 상기 몸체가 소정간격을 두고 배열되고, 그 상면에 서브스트레이트가 부착되며, 그 서브스트레이트의 상면에 반도체 칩이 실장되고, 그 반도체 칩의 상부 소정부분을 에폭시로 몰딩한 것을 특징으로 하는 컬럼형 패키지.
  16. 제6항에 있어서, 상기 몸체의 상면에 단차홈을 형성하고, 그 단차홈의 저면에 캐패시턴스를 설치하며, 그 캐패시턴스의 상면에 반도체 칩을 실장하고, 그 반도체 칩과 상기 몸체에 내설된 리드를 와이어로 연결하며, 상기 반도체 칩, 리드, 와이어를 포함하는 일정면적을 에폭시로 몰딩한 것을 특징으로 하는 컬럼형 패키지.
  17. 제6항에 있어서, 상기 몸체의 상면에 단차홈을 형성하고, 그 단차홈의 저면에 반도체 칩을 부착하며, 그 반도체 칩과 몸체에 내설된 리드를 와이어로 연결하고, 상기 단차홈의 상부를 덮개로 복개한 것을 특징으로 하는 컬럼형 패키지.
  18. 제17항에 있어서, 상기 단위 컬럼형 패키지를 반도체 칩이 서로 대향하도록 2개를 적층한 것을 특징으로 하는 컬럼형 패키지.
  19. 제17항에 있어서, 상기 단위 컬럼형 패키지를 적어도 2개이상 적층하고, 그 최상위 단위 컬럼형 패키지에 덮개를 복개한 것을 특징으로 하는 컬럼형 패키지.
  20. 제17항에 있어서, 상기 단위 컬럼형 패키지를 덮개가 복개된 상태로 2개이상 적층한 것을 특징으로 하는 컬럼형 패키지.
KR1019950022839A 1995-07-28 1995-07-28 컬럼형 패키지 KR0179834B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019950022839A KR0179834B1 (ko) 1995-07-28 1995-07-28 컬럼형 패키지
CN96107199A CN1068457C (zh) 1995-07-28 1996-07-26 隐埋引线式芯片封装
US08/687,929 US6002170A (en) 1995-07-28 1996-07-29 Chip carrier with embedded leads and chip package using same
JP19907996A JP2955842B2 (ja) 1995-07-28 1996-07-29 半導体パッケージ
US08/749,963 US5877561A (en) 1995-07-28 1996-11-18 Plate and column type semiconductor package having heat sink
US09/412,646 US6181560B1 (en) 1995-07-28 1999-10-05 Semiconductor package substrate and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950022839A KR0179834B1 (ko) 1995-07-28 1995-07-28 컬럼형 패키지

Publications (2)

Publication Number Publication Date
KR970008547A KR970008547A (ko) 1997-02-24
KR0179834B1 true KR0179834B1 (ko) 1999-03-20

Family

ID=19422005

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950022839A KR0179834B1 (ko) 1995-07-28 1995-07-28 컬럼형 패키지

Country Status (4)

Country Link
US (1) US6002170A (ko)
JP (1) JP2955842B2 (ko)
KR (1) KR0179834B1 (ko)
CN (1) CN1068457C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963796A (en) * 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US6307868B1 (en) * 1995-08-25 2001-10-23 Terayon Communication Systems, Inc. Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops
DE19651566B4 (de) * 1996-12-11 2006-09-07 Assa Abloy Identification Technology Group Ab Chip-Modul sowie Verfahren zu dessen Herstellung und eine Chip-Karte
US6195268B1 (en) * 1997-06-09 2001-02-27 Floyd K. Eide Stacking layers containing enclosed IC chips
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
US7612443B1 (en) 2003-09-04 2009-11-03 University Of Notre Dame Du Lac Inter-chip communication
US6998703B2 (en) * 2003-12-04 2006-02-14 Palo Alto Research Center Inc. Thin package for stacking integrated circuits
US7408244B2 (en) * 2005-03-16 2008-08-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and stack arrangement thereof
CN103021989B (zh) * 2012-12-11 2014-07-30 矽力杰半导体技术(杭州)有限公司 一种多组件的芯片封装结构
US9620473B1 (en) 2013-01-18 2017-04-11 University Of Notre Dame Du Lac Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment
TW202110302A (zh) * 2019-08-26 2021-03-01 和碩聯合科技股份有限公司 雙埠電子組件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3947867A (en) * 1970-12-21 1976-03-30 Signetics Corporation Two part package for a semiconductor die
US4551746A (en) * 1982-10-05 1985-11-05 Mayo Foundation Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation
FR2550009B1 (fr) * 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US4857988A (en) * 1988-02-09 1989-08-15 Fottler Stanley A Leadless ceramic chip carrier
EP0346061A3 (en) * 1988-06-08 1991-04-03 Fujitsu Limited Integrated circuit device having an improved package structure
JPH0260149A (ja) * 1988-08-26 1990-02-28 Matsushita Electric Works Ltd 半導体パッケージ
JPH02201948A (ja) * 1989-01-30 1990-08-10 Toshiba Corp 半導体装置パッケージ
US5095402A (en) * 1990-10-02 1992-03-10 Rogers Corporation Internally decoupled integrated circuit package
FR2684235B1 (fr) * 1991-11-25 1999-12-10 Gemplus Card Int Carte a circuit integre comprenant des moyens de protection du circuit integre.
JPH05211188A (ja) * 1991-12-03 1993-08-20 Nec Corp 半導体装置
SG48955A1 (en) * 1992-07-27 1998-05-18 Murata Manufacturing Co Multilayer electronic component method of manufacturing the same and method of measuring characteristics thereof
JP3267409B2 (ja) * 1992-11-24 2002-03-18 株式会社日立製作所 半導体集積回路装置
JPH06244355A (ja) * 1993-02-15 1994-09-02 Tetsuya Hojo リードフレームのピン保持固定部の形成方法、樹脂モールド時の樹脂漏れ防止部の形成方法、およびｉｃ等の放熱板固定部の形成方法
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH0763115B2 (ja) * 1993-03-25 1995-07-05 日本電気株式会社 高周波モジュール装置及びその製造方法
US5490324A (en) * 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
JP3147666B2 (ja) * 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Also Published As

Publication number Publication date
CN1068457C (zh) 2001-07-11
CN1143262A (zh) 1997-02-19
KR970008547A (ko) 1997-02-24
US6002170A (en) 1999-12-14
JPH09102561A (ja) 1997-04-15
JP2955842B2 (ja) 1999-10-04

Similar Documents

Publication Publication Date Title
KR100369907B1 (ko) 반도체 패키지와 그 반도체 패키지의 기판 실장 구조 및적층 구조
KR100355794B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
KR0179834B1 (ko) 컬럼형 패키지
KR100379089B1 (ko) 리드프레임 및 이를 이용한 반도체패키지
KR100206880B1 (ko) 히트싱크가 부착된 컬럼형 패키지
KR102586967B1 (ko) 리드 프레임
KR0179922B1 (ko) 직립형 패키지
KR100296845B1 (ko) 반도체패키지및그제조방법
KR100819794B1 (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
KR19990034731A (ko) 리드 온 칩형 리드 프레임과 그를 이용한 패키지
GB2115220A (en) Semiconductor device and method of producing the same
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
KR100526837B1 (ko) 반도체패키지
KR200313831Y1 (ko) 바텀리드패키지
JPH079960B2 (ja) 半導体装置
KR19990026232U (ko) 멀티 칩 세라믹 패키지
KR200169976Y1 (ko) 반도체 패키지
KR0167276B1 (ko) 비엘피 패키지 및 그 제조방법
KR0156335B1 (ko) 타이 바를 이용한 반도체 칩 패키지
KR100253708B1 (ko) 반도체 패키지 및 그 제조방법
KR100206886B1 (ko) 컬럼형 패키지
KR19980027397A (ko) 버틈 리드 패키지의 제조방법
KR19990038554U (ko) 칩 사이즈 패키지
KR19990055884A (ko) 반도체 패키지
KR19990016941A (ko) 적층가능한 비지에이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 17

EXPY Expiration of term