KR0167276B1 - 비엘피 패키지 및 그 제조방법 - Google Patents

비엘피 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR0167276B1
KR0167276B1 KR1019950047889A KR19950047889A KR0167276B1 KR 0167276 B1 KR0167276 B1 KR 0167276B1 KR 1019950047889 A KR1019950047889 A KR 1019950047889A KR 19950047889 A KR19950047889 A KR 19950047889A KR 0167276 B1 KR0167276 B1 KR 0167276B1
Authority
KR
South Korea
Prior art keywords
lead
package
semiconductor chip
paper tape
wire
Prior art date
Application number
KR1019950047889A
Other languages
English (en)
Other versions
KR970053630A (ko
Inventor
김영선
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950047889A priority Critical patent/KR0167276B1/ko
Publication of KR970053630A publication Critical patent/KR970053630A/ko
Application granted granted Critical
Publication of KR0167276B1 publication Critical patent/KR0167276B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Packages (AREA)

Abstract

본 발명은 비엘피 패키지(BOTTOM LEAD PACKAGE) 및 그 제조방법에 관한 것으로, 종래의 비엘피 패키지는 몰딩시 금형과 접촉하는 리드의 돌출부 하면에 플래시가 발생하여, 기계적인 플래시 제거작업이나 화학적인 플래시 제거작업을 필수적으로 수행하여야 하므로 그에 따른 생산성이 저하되고, 패키지의 품질향상을 저해하는 문제점이 있었던 바, 본 발명의 비엘피 패키지는 수개의 리드(10) 하면에 종이테입(15)을 부착하고, 그 종이테입(15)이 외부로 노출되도록 몰딩하여 몸체부(14)를 형성한 후, 그 몸체부(14)의 하면에 부착되어 있는 종이테입(14)을 제거하여 리드(10)의 하면에 외부로 노출되도록 요입부(14a)를 형성함으로써 종래와 같이 리드의 하면이 돌출되어 금형과 접촉하는 부분에서 플래시가 발생하는 것이 근본적으로 방지되고, 그에 따른 플래시 제거작업을 배제할 수 있게되어 생산성의 향상 및 패키지의 품질을 향상시키는 효과가 있다.

Description

비엘피 패키지 및 그 제조방법
제1도는 종래 비엘피 패키지의 구성을 보인 종단면도.
제2도는 본 발명 비엘피 패키지의 구성을 보인 것으로, (a)는 종단면도, (b)는 저면도.
제3도는 본 발명 비엘피 패키지의 제조방법을 설명하기 위한 것으로, (a)는 테이핑 공정을 보인 사시도, (b)는 몰딩 공정을 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 리드 12 : 반도체 칩
13 : 와이어 14a : 요입부
14 : 몸체부 15 : 종이테입
본 발명은 비엘피 패키지(BOTTOM LEAD PACKAGE)에 관한 것으로, 특히 몸체부의 하면에 다수개의 요입부를 형성하고, 그 요입부에 리드가 외부로 노출되도록 함으로써 플래쉬(FLESH)의 발생을 방지할 수 있도록 한 비엘피 패키지 및 그 제조방법에 관한 것이다.
제1도는 종래 비엘피 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 종래의 비엘피 패키지는 외부로의 연결단자가 되는 돌출부(1a)가 구비된 리드(1)의 상면에 접착테입(2)으로 반도체 칩(3)이 부착되어 있고, 그 반도체 칩(3)과 리드(1)는 와이어(4)로 전기적인 연결이 되어 있으며, 상기 돌출부(1a)가 외부로 돌출되도록 리드(1), 반도체 칩(3), 와이어(4)를 감싸도록 에폭시로 몰딩한 몸체부(5)가 형성되어 있다.
상기와 같이 구성되어 있는 본 발명 비엘피 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 리드(1)의 상부에 접착테입(2)을 이용하여 반도체 칩(3)을 부착하는 다이본딩 공정을 수행하고, 그 반도체 칩(3)과 리드(1)를 와이어(4)로 연결하는 와이어 본딩 공정을 실시하며, 상기 리드(1)의 하면에 형성되어 있는 돌출부(1a)가 외부로 돌출됨과 아울러 상기 리드(1), 반도체 칩(3), 와이어(4)를 감싸도록 에폭시 수지로 몰딩하는 몰딩 공정을 수행함으로써 패키지가 완성되었다.
그러나, 상기와 같은 종래의 비엘피 패키지 및 그 제조방법은 몰딩시 금형과 접촉하는 리드(1)의 돌출부(1a) 하면에 플래시가 발생하여, 기계적인 플래시 제거작업이나 화학적인 플래시 제거작업을 필수적으로 수행하여야 하므로 그에 따른 생산성이 저하되고, 패키지의 품질향상을 저해하는 문제점이 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 기계적인 플래시 제거작업이나 화학적인 플래시 제거작업을 배제하여 생산성을 향상시키고, 품질을 향상시키도록 하는데 적합한 비엘피 패키지 및 그 제조방법을 제고함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 리드의 상면에 반도체 칩이 부착되어 있고, 그 반도체 칩과 리드는 와이어로 연결되어 있으며, 상기 리드, 반도체 칩, 와이어를 감싸도록 몸체부가 형성되어 있는 반도체 패키지에 있어서, 상기 몸체부의 하면에 다수개의 요입부를 형성하고, 그 요입부를 통하여 상기 리드의 하면이 노출되도록 한 것을 특징으로 하는 비엘피 패키지가 제공된다.
또한, 리드의 상부에 접착테입을 이용하여 반도체 칩을 부착하는 다이본딩 공정을 수행하는 단계와, 그 리드의 하면에 종이테입을 부착하는 테이핑 공정을 수행하는 단계와, 상기 반도체 칩과 리드를 와이어로 연결하는 와이어본딩 공정을 수행하는 단계와, 상기 종이테입이 외부로 노출됨과 아울러 리드, 반도체 칩, 와이어를 감싸도록 에폭시 수지로 몰딩하여 몸체부를 형성하는 몰딩 공정을 수행하는 단계와, 상기 종이테입을 제거하여 상기 몸체부의 하면에 요입부을 형성하는 테입제거 공정을 수행하는 순서로 제조되는 것을 특징으로 비엘피 패키지 제조방법이 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 비엘피 패키지 및 그 제조방법을 첨부된 도면의 실시례를 참고하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명 비엘피 패키지의 구성을 보인 것으로, (a)는 종단면도이고, (b)는 저면도이며, 제3도는 본 발명 비엘피 패키지의 제조방법을 설명하기 위한 것으로, (a)는 테이핑 공정을 보인 사시도이고, (b)는 몰딩 공정을 보인 종단면도이다.
도시된 바와 같이, 본 발명의 비엘피 패키지는 리드(10)의 상면에 접착테입(11)으로 반도체 칩(12)이 부착되고, 그 반도체 칩(12)과 리드(10)는 와이어(13)로 전기적인 연결이 되며, 상기 리드(10), 반도체 칩(12), 와이어(13)를 감싸도록 몸체부(14)가 형성된다.
그리고, 상기 몸체부(14)의 하면에는 다수개의 요입부(14a)가 형성되고, 그 요입부(14a)를 통하여 상기 리드(10)의 하면에 외부로 노출되도록 형성된다.
또한, 리드(10)의 상부에 접착테입(11)을 이용하여 반도체 칩(12)을 부착하는 다이본딩 공정을 수행하는 단계와, 그 리드(10)의 하면에 종이테입(15)을 부착하는 테이핑 공정을 수행하는 단계와, 상기 반도체 칩(12)과 리드(10)를 와이어(13)로 연결하는 와이어본딩 공정을 수행하는 단계와, 상기 종이테입(15)이 외부로 노출됨과 아울러 리드(10), 반도체 칩(12), 와이어(13)를 감싸도록 에폭시 수지로 몰딩하여 몸체부(14)를 형성하는 몰딩 공정을 수행하는 단계와, 상기 종이테입(15)을 제거하여 상기 몸체부(14)의 하면에 요입부(14a)를 형성하는 테입제거 공정을 수행하는 순서로 제조된다.
상기 요입부(14a)에는 후공정에서 솔더 플래팅(SOLDER PLATING)을 하여 외부단자가 되도록 하는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명의 비엘피 패키지는 수개의 리드 하면에 종이테입을 부착하고, 그 종이테입이 외부로 노출되도록 몰딩하여 몸체부를 형성한 후, 그 몸체부의 하면에 부착되어 있는 종이테입을 제거하여 리드의 하면이 외부로 노출되도록 요입부를 형성함으로써 종래와 같이 리드의 하면이 돌출되어 금형과 접촉하는 부분에서 플래시가 발생하는 것이 근본적으로 방지되고, 그에 따른 플래시 제거작업을 배제할 수 있게되어 생산성의 향상 및 패키지의 품질을 향상시키는 효과가 있다.

Claims (2)

  1. 리드의 상면에 반도체 칩이 부착되어 있고, 그 반도체 칩과 리드는 와이어로 연결되어 있으며, 상기 리드, 반도체 칩, 와이어를 감싸도록 몸체부가 형성되어 있는 반도체 패키지에 있어서, 상기 몸체부의 하면에 다수개의 요입부를 형성하고, 그 요입부를 통하여 상기 리드의 하면이 노출되도록 한 것을 특징으로 하는 비엘피 패키지.
  2. 리드의 상부에 접착테입을 이용하여 반도체 칩을 부착하는 다이본딩 공정을 수행하는 단계와, 그 리드의 하면에 종이테입을 부착하는 테이핑 공정을 수행하는 단계와, 상기 반도체 칩과 리드를 와이어로 연결하는 와이어본딩 공정을 수행하는 단계와, 상기 종이테입이 외부로 노출됨과 아울러 리드, 반도체 칩, 와이어를 감싸도록 에폭시 수지로 몰딩하여 몸체부를 형성하는 몰딩 공정을 수행하는 단계와, 상기 종이테입을 제거하여 상기 몸체부의 하면에 요입부을 형성하는 테입제거 공정을 수행하는 순서로 제조되는 것을 특징으로 하는 비엘피 패키지 제조방법.
KR1019950047889A 1995-12-08 1995-12-08 비엘피 패키지 및 그 제조방법 KR0167276B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950047889A KR0167276B1 (ko) 1995-12-08 1995-12-08 비엘피 패키지 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950047889A KR0167276B1 (ko) 1995-12-08 1995-12-08 비엘피 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR970053630A KR970053630A (ko) 1997-07-31
KR0167276B1 true KR0167276B1 (ko) 1998-12-15

Family

ID=19438640

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950047889A KR0167276B1 (ko) 1995-12-08 1995-12-08 비엘피 패키지 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR0167276B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법

Also Published As

Publication number Publication date
KR970053630A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
KR0179920B1 (ko) 칩 사이즈 패키지의 제조방법
US6525406B1 (en) Semiconductor device having increased moisture path and increased solder joint strength
US7410835B2 (en) Method for fabricating semiconductor package with short-prevented lead frame
US20040217450A1 (en) Leadframe-based non-leaded semiconductor package and method of fabricating the same
KR0141952B1 (ko) 반도체 패키지 및 그 제조방법
KR19980055817A (ko) 버텀리드 반도체 패키지 및 그 제조 방법
KR0179834B1 (ko) 컬럼형 패키지
KR0167276B1 (ko) 비엘피 패키지 및 그 제조방법
KR0167292B1 (ko) 반도체 다핀 패키지 및 그 제조방법
KR100253388B1 (ko) 반도체 패키지의 제조방법
KR19980027397A (ko) 버틈 리드 패키지의 제조방법
JPH0653399A (ja) 樹脂封止型半導体装置
KR200337333Y1 (ko) 반도체 패키지 제조시의 히트 스프레드 유동방지구조
JP2001358279A (ja) 半導体装置及びリードフレーム
KR100460072B1 (ko) 반도체패키지
KR20010053792A (ko) 반도체 패키지 제조용 리드프레임
KR0152941B1 (ko) 반도체 패키지
KR0124790B1 (ko) 표면실장형 집적회로 패키지
KR20030079170A (ko) 리드프레임 및, 그것을 이용한 반도체 패키지 제조 방법
KR20010068510A (ko) 쿼드 플랫 패키지용 리드 프레임
KR100201389B1 (ko) 반도체 패키지
KR100373138B1 (ko) 와이어본딩을 위한 리드프레임상의 도금부 제조 방법
KR0157891B1 (ko) 반도체 패키지
KR200148634Y1 (ko) 반도체 패키지
KR950005967B1 (ko) 플라스틱 리드레스 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee