KR100201389B1 - 반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지에 관한 것으로, 종래 반도체 패키지는 와이어본딩공정중이나 와이어본딩을 실시하고 난후에 외부의 충격이나, 와이어의 무게로 인한 처짐이 발생하여 접촉 불량이 발생하는 문제점이 있었던 바, 본 발명은 반도체 칩(12)의 상면에 형성된 코팅막(14)의 상면 가장자리에 절연체(17)를 설치하여 와이어본딩 또는 그 이후의 공정에서 와이어(16)의 처짐이 발생하여도 접촉불량이 발생하지 않는 효과가 있다.

Description

반도체 패키지

제1도는 종래 반도체 패키지의 와이어가 접촉불량이 발생하는 상태를 보인 종단면도.

제2도는 본 발명 반도체 패키지의 구성을 보인 것으로, (a)는 종단면도.

(b)는 칩의 평면도.

제3도의 (a)(b)(c)(d)는 본 발명 반도체 패키지를 제조하기 위한 웨이퍼의 제조 순서를 보인 종단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 패들 12 :칩

13 : 패드 14 : 코팅막

15 : 인너리드 16 : 와이어

17 : 절연체

본 발명은 반도체 패키지에 관한 것으로, 특히 칩의 상면 가장자리에 절연체를 설치하여 와이어가 처짐이 발생하더라도 접촉(short) 불량이 발생하지 않도록 하는 데 적합한 반도체 패키지에 관한 것이다.

일반적으로 반도체 패키지의 제작은 웨이퍼 위에 일괄적으로 만들어진 칩(또는 다이)을 개개로 분리하는 웨이퍼 스크라이빙(wafer scribing)공정과, 리드프레임의 패들 위에 다이를 부착하는 다이본딩(die bonding)공정과, 칩의 외부 연결단자인 패드와 패키지의 리드프레임을 와이어로 연결하는 와이어본딩(wire bonding)공정과, 와이어본딩이 끝난 후 칩을 보호하기 위해 수지로 밀폐하거나, 밀봉(sealing) 또는 용접(welding)하는 몰딩(molding) 공정과, 몰딩이 끝난 패키지에 연결되어 있는 리드 프레임의 리드와 리드 사이의 댐바를 절단하는 트리밍(trimming) 및 트리밍이 끝난 패키지의 리드를 일정한 모앙이 갖추도록 하는 포밍(forming) 공정과, 피시비 기판에 패키지를 납땜으로 부착고정하는 솔더링(soldering) 공정과, 제품의 표면에 상호, 상표, 상품명, 제작장소, 제작시기 등을 문자나 숫자 또는 기호로서 표시하는 마킹(marking) 공정으로 이루어진다.

이와 같이 반도체 패키지의 제조공정 중 와이어본딩 공정에서는 칩의 패드와 리드프레임을 와이어로 전기적인 연결을 실시하게 되는데, 이와 같은 일반적인 와이어 본딩을 하는 상태를 제1도에 도시하였는 바, 패들(1)의 상면에는 접착제(2)로 반도체칩(3)이 부착되어 있고, 그 칩(3)의 상면에는 외부로의 연결단자인 수개의 패드(4)를 제외한 부분에 코팅막(5)으로 도포되어 있다.

그리고, 상기 수개의 패드(4)는 리드프레임의인너리드(5)와 각각 와이어(6)로 연결되어 있다.

그러나, 상기와 같이 칩(3)의 패드(4)와 리드프레임의 인너리드(5)를 와이어(6)로 연결하는 와이어본딩 공정 중이나 와이어본딩을 실시하고 난후에 외부의 충격이나, 와이어(6)의 무게로 인한 와이어(6)의 처짐이 발생하여 제1도와 같이 접촉(short) 불량이 발생하는 문제점이 있었다. 이러한 문제는 와이어(6)의 높이(loop height)를 높이면 어느정도 해소되나 패키지의 박형화에 역행하는 문제점으로 와이어(6)의 높이를 높이는 것은 바람직하지 못한 것이다.

한편, 상기한 와이어 처짐으로 인한 접촉불량의 문제를 해결하는 종래의 또다른 기술로서, 일본 공개특허공보 공개번호 평2-280366, 동 소63-43352 등에 의하면 반도체 칩이 다이본딩되는 리드프레임의 패들 가장자리에 벽체를 설치하여 그 벽체 상단에 와이어가 처지지 않게 받쳐지게 하는 패키지 기술이 알려져 있다. 이러한 패키지 기술은 그러나 패들에 그 벽체를 설치할 수 있는 면적이 필요하므로 반도체 칩보다는 충분히 넓어야 하며, 이에 따라 패키지의 면적이 넓어지고 실장밀도가 낮아지므로 바람직하기지가 않다.

상기와 같은 문제점을 감안하여 안출한 본 발명의 목저은 패키지의 면적을 증대시키지 않도록 반도체 칩의 상부 가장자리에 절연체를 설치하여 와이어가 처침이 발생하여도 접촉불량이 발생하지 않도록 개선된 반도체 패키지를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여, 상면에 패드가 있고 그 패드가 노출된 상태로 코팅막이 형성되어 있는 반도체 칩과, 이 반도체 칩 주위에 배치되는 인너리드를 가지는 리드프레임과, 패드와 인너리드를 각각 접속하도록 본딩된 와이어를 구비하는 반도체 패키지에 있어서, 상기한 반도체 칩 상면의 코팅막 위에 형성되어 상기한 와이어를 처지지 않게 받쳐주는 비전도성 절연체가 구비된 것을 특징으로 하는 반도체 패키지가 제공된다.

이하, 상기와 같이 구성되어 있는 본 발명 반도체 패키지의 실시예를 첨부된 도면에 의거하여 보다 상세히 설명하면 다음과 같다.

제2도는 본 발명 반도체 패키지의 구성을 보인 것으로, (a)는 종단면도이고, (b)는 평 면도이다.

도시된 바와 같이, 본 발명의 반도체 패키지는 패들(10)의 상면에 접착제(11)로 반도체 칩(12)이 부착되어 있고, 그 반도체 칩(12)의 상면에는 외부로의 전기적인 단자가 되는 수개의 패드(13)를 제외한 부분이 코팅막(14)으로 도포되어 있으며, 상기 패드(13)와 리드프레임의 인너리드(15)가 와이어(16)로 전기적인 연결이 되어 있는 구성은 종래와 동일하다.

여기서, 본 발명은 상기 코팅막(14)의 상면 가장자리에 와이어(16)의 처짐발생시 접촉불량을 방지하기 위한 절연체(17)를 설치하였다.

상기 절연체(17)는 산화막 또는 질화막 등이 있다.

상기와 같이 구성되어 있는 븐 발명의 반도체 패키지에 있어서 웨이퍼 제조공정중 절연체를 형성시키는 방법 및 순서를 제3도에 도시하였는 바, 이를 상세히 설명하면 다음과 같다.

제3도의 (a)(b)(c)(d)는 본 발명 반도체 패키지를 제조하기 위한 웨이퍼의 제조순서를 보인 단면도로서, 도시된 바와 같이, 패드 형성부분을 제외한 부분이 코팅막(14)으로 도포되어 있는 웨이퍼의 칩(12) 상면에 절연체(17)를 도포하는 절연체도포 공정을 수행하는 단계와, 상기 절연체(17)의 상면에 포토레지스트(18)를 도포하는 포토레지스트도포 공정을 수행하는 단계와, 마스크를 이용하여 코팅막(14)의 상면에 형성시킬 절 연체 (17)와 그 절연체(17)의 상면에 도포된 포토레지스트(18)를 제외하고 노광을 하여 제거하는 노광 공정을 수행하는 단계와, 상기 절연체(17)의 상면에 남아있는 포토레 지스트(18)를 제거하는 피알 스트립(P/R strip) 공정을 수행하는 단계의 순서로 웨이퍼의 상면에 절연체(17)를 형성시킨다.

이와 같이 절연체(17)가 형성된 웨이퍼를 종래에 설명한 바와 같이 스크라이빙 ,다이본딩, 와이어본딩 등의 공정을 거쳐 반도체 패키지로 완성하는 것이다.

이상에서 상세히 설명한 바와 같이 본 발명의 반도체 패키지는 반도체 칩의 상면에 형성된 코팅막의 상면 가장자리에 절연체를 설치하여 와이어본딩 또는 그 이후의 공정에서 와이어의 처짐이 발생하여도 접촉불량이 발생하는 것을 방지하는 효과가 있다. 특히, 본 발명은 와이어 처짐을 방지하는 절연체를 반도체 칩 상면에 형성하므로 패키지의 면적을 증가시키지 않는 잇점을 가진다.

Claims (3)

1. 상면에 패드가 있고 그 패드가 노출된 상태로 코팅막이 형성되어 있는 반도체 칩과, 이 반도체 칩 주위에 배치되는 인너리드를 가지는 리드프레임과, 패드와 인너리드를 각각 접속하도록 본딩된 와이어를 구비하는 반도체 패키지에 있어서, 상기한 반도체 칩 상면의 코팅막 위에 형성되어 상기한 와이어를 처지지 않게 받쳐주는 비전도성 절연체가 구비된 것을 특징으로 하는 반도체 패키지.
2. 제1항에 있어서, 상기 절연체는 산화막인 것을 특징으로 하는 반도체 패키지.
3. 제1항에 있어서, 상기 절연체는 질화막인 것을 특징으로 하는 반도체 패키지.