CN220510008U - 半导体器件和电子系统 - Google Patents

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Abstract

本公开涉及制造半导体器件和电子系统。一种半导体器件，包括：半导体集成电路芯片，被布置在衬底的第一表面上，衬底包括在与第一表面相对的第二表面处的导电引线，在衬底的第二表面的导电引线由掩模层覆盖；绝缘封装，将被布置在衬底的第一表面上的半导体集成电路芯片进行封装；以及至少一个凹陷部分，在绝缘封装上，其中凹陷部分位于由掩模层覆盖的导电引线中的第一导电引线和第二导电引线之间，以便在导电引线中的第一导电引线和第二导电引线之间提供期望的爬电距离。利用本公开的实施例有利地改善了器件和系统中的爬电距离。

Description

半导体器件和电子系统
技术领域
本公开涉及半导体器件。
一个或多个实施例可以被应用到诸如集成电路(IC)的半导体器件。
背景技术
在某些应用中，如汽车应用中，在连接到电池与连接到接地的焊点之间令人满意的爬电距离是组装在印刷电路板(PCB)上的电气模块的理想特征。
令人满意的爬电距离有助于避免电路短接(或简称为，短路)，这可能会导致故障操作，甚至汽车起火。短路可能与表面安装技术(SMT)组装工艺有关，例如，由于焊剂残留物导致铜迁移或最终产品上可能残留的导电污染物。
爬电距离是指绝缘材料上两个导电部件之间的最短距离。该距离的值可以取决于施加的电压，并且可以在诸如用于半导体存储器电路和类似存储设备的JEDEC存储器标准(参见JEDEC.org)、诸如DIN EN 60664的标准和/或汽车客户规范之类的规范中定义。
解决爬电距离相关问题的方法可能包括从半导体器件的全引线布局中去除接触引线，从而增加连接到电池和接地的关键接触引线之间的间距。
这种方法的缺点在于，它涉及根据相关联的引脚列表定制引线框和/或衬底布局。这会导致额外的成本和交付周期问题。
另一种方法，如意大利专利No.102020000012910(通过引用并入本文)中所述的，包括在包括导电引线阵列的衬底上布置至少一个半导体芯片，并将半导体芯片电耦合到阵列中的导电引线。设置在衬底上的半导体芯片的电绝缘封装被提供，使得导电引线在封装的表面处暴露。然后(例如，通过喷射印刷、气溶胶印刷、丝网印刷或氧化物生长)在暴露于封装表面的导电引线中的选定的导电引线上提供电绝缘材料，例如阻焊材料。
在提供令人满意的结果的同时，这种方法仍然可能暴露于电绝缘材料可能对处理和组装步骤期间产生的划痕敏感的风险。
本领域需要帮助提供克服上述缺点的改善的解决方案。
实用新型内容
本公开的目的是提供一种半导体器件以及一种电子系统，以至少部分地解决现有技术中存在的上述问题。
本公开第一方面提供一种半导体器件，包括：半导体集成电路芯片，被布置在衬底的第一表面上，衬底包括在与第一表面相对的第二表面处的导电引线，在衬底的第二表面的导电引线由掩模层覆盖；绝缘封装，将被布置在衬底的第一表面上的半导体集成电路芯片进行封装；以及至少一个凹陷部分，在绝缘封装上，其中凹陷部分位于由掩模层覆盖的导电引线中的第一导电引线和第二导电引线之间，以便在导电引线中的第一导电引线和第二导电引线之间提供期望的爬电距离。
根据一个或多个实施例，其中掩模层包括NiPdAu层。
根据一个或多个实施例，其中，半导体集成电路芯片被布置在衬底的第一表面处的半导体集成电路芯片安装区域处，并且导电引线被布置成围绕半导体集成电路芯片安装区域的阵列。
本公开的另一方面提供一种电子系统，包括：支撑板；半导体器件，被放置在支撑板上；其中半导体器件包括：半导体集成电路芯片，被布置在衬底的第一表面上，衬底包括在与第一表面相对的第二表面处的导电引线结构，在衬底的第二表面处的导电引线结构被掩模层覆盖；绝缘封装，将被布置在衬底的第一表面上的半导体集成电路芯片进行封装；以及至少一个凹陷部分，在绝缘封装上，其中凹陷部分位于被掩模层覆盖的导电引线中的第一导电引线和第二导电引线之间，以便在导电引线中的第一导电引线和第二导电引线之间提供期望的爬电距离；其中导电引线结构电连接到支撑板。
利用本公开的实施例有利地改善了器件和系统中的爬电距离。
附图说明
现在将参考附图仅通过示例的方式描述一个或多个实施例，其中：
图1是半导体器件的局部视图，示出了其中的爬电距离；
图2是适用于本文所述处理的半导体器件的完整视图；
图3是已按本文所述进行处理的半导体器件的完整视图；
图4是本文所讨论的一系列步骤的示例流程图；
图5和图6是半导体器件的局部透视图，说明了图4序列的某些步骤；
图7是如本文所述正在处理的半导体器件的局部截面图；和
图8是包括本文所述半导体器件的系统的示意图。
具体实施方式
绘制附图是为了清楚地说明实施例的相关方面，而不一定按比例绘制。
不同附图中的对应数字和符号通常指的是对应的部件，除非另有说明。
图中绘制的特征的边缘不一定表示特征范围的终止。
在接下来的描述中，示出了各种具体细节，以便提供对根据描述的实施例的各种示例的深入理解。可以在没有一个或多个特定细节的情况下，或者使用其他方法、部件、材料等来获得实施例。在其他情况下，没有详细示出或描述已知的结构、材料或操作，从而不会混淆实施例的各个方面。
在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示关于实施例描述的特定配置、结构或特性包括在至少一个实施方案中。因此，可能出现在本说明书的各个点中的短语，例如“在一个实施例中”、“在一种实施例中，”等，不一定完全指同一实施例。此外，在一个或多个实施方案中，可以以任何适当的方式组合特定的构象、结构或特性。
本文中使用的标题/附图标记仅仅是为了方便而提供的，因此不定义实施例的保护范围或范围。
此外，在整个附图中，相似的部件或元件用相似的附图标记表示，并且为了简洁，将不对每个附图重复相应的描述。
图1是四平面无引线(QFN)型半导体器件10的局部(背面或底部)视图。
这种类型的器件只是各种半导体器件的示例，其中在诸如引线之类的导电结构之间具有(至少)特定最小值D的爬电距离代表了要追求的特征。因此，实施例不限于在QFN半导体器件中的可能用途。
如本领域中的常规，如本文所示例的器件10可以包括诸如所谓的引线框(或引线框)的衬底，该引线框包括管芯焊盘12A和围绕管芯焊垫12A的导电引线12B的阵列。
引线12B被配置为根据用于布置在管芯焊盘12A的管芯布置区域上的一个或多个半导体集成电路芯片或管芯14的期望的布线图案来提供电接触。
这种芯片或管芯14的部分轮廓(为了简单起见，这里只考虑一个)在图1至图3中用虚线示出。
目前使用的名称引线框(或引线框架)(例如，参见美国专利商标局的USPCConsolidated Glossary)表示金属框架，该金属框架为半导体芯片或管芯(此处为14)提供支撑(此处为12A)，以及将半导体芯片或管芯耦合到其他电气部件或接触的电引线(此处为12B)。
从本质上讲，引线框包括导电结构的阵列(例如引线12B)，该导电结构从外围位置在半导体芯片或管芯14的方向上向内延伸，从而从管芯焊盘12A形成导电结构阵列，所述导电结构阵列被配置为具有附接在其上的至少一个半导体芯片或裸片。这可以通过管芯附接粘合剂(例如，管芯附接膜(DAF))实现。
值得注意的是，这里所描述的QFN器件的指示“无引线”与包括诸如12B的引线阵列的封装并不矛盾：事实上，指示“无引线”与QFN封装基本上不受引线框12中引线的外部(远端)尖端的影响，引线框12从封装径向向外突出。
在如图2所示的传统布置中，封装的半导体器件10包括：金属引线框12A、12B；附接到引线框中的管芯焊盘12A上的至少一个半导体芯片或管芯14；将芯片或管芯14上的接合焊盘电连接到引线框的各个引线12B的接合线或类似导电结构(在图中不可见)；以及覆盖其他部件并形成封装的外部的硬绝缘封装材料16(例如环氧树脂等模制化合物塑料树脂)。
引线框12A、12B提供用于放置半导体管芯或管芯14的支撑结构，特别是在封装器件和外部接触器的组装期间。
如前所述，上述内容在本领域中是常规的，这使得没有必要在此提供更详细的描述。
图1是在半导体器件(如器件10)中可能存在爬电距离D的示例，即在绝缘材料(如封装材料16)上的两个导电部件(此处为两个引线12B)之间的最短距离。
图2是半导体器件10的示例，其中希望在两个导电部件(如引线12B)之间形成爬电距离(见图1中的距离D)。为此，一个或多个引线12B最好在一个或更多个位置“去除”，例如图3中的附图标记120所示的位置。
如所讨论的，为了避免短路(短路)，令人满意的爬电距离是一个理想的特征：否则将意识到，虽然为了简单起见，本文主要提到引线12B之间的爬电距离，但相同的标准适用于在至少其中一个不是引线的导电结构之间提供所需的爬电距离。
如前所述，解决这一问题的方法包括通过根据相关引脚列表定制衬底布局，从半导体器件的全引线布局中去除一个或多个“不需要的”接触引线(见图2)。
这将导致不希望的额外成本和交付周期问题。
另一种可能的方法，如意大利专利102020000012910(上面已经引用)中所讨论的，包括用电绝缘材料(如阻焊剂)涂覆不需要的引线。如前所述，这种电绝缘材料可能对在处理和组装步骤期间产生的划痕敏感，这可以被视为缺点。
图4的流程图是通过充分解决这些问题来制造半导体器件(如器件10)所涉及的可能步骤或动作的示例。
本领域技术人员将理解，本文举例说明的制造方法可以包括各种额外的(子)步骤，这些步骤在图4中不可见，以用于简化，和/或包括所述步骤的变化，例如，作为所涉及的技术和/或制造的产品的特定特征的函数。此外，尽管有利，但图4中所示的整个确切步骤序列对于实施例来说并不是强制性的。
如图4所示，本文所考虑的制造方法包括——如方框100所示——提供衬底(例如，金属引线框12A、12B)。这可以是用于制造多个器件的连续带的形式，这些器件将最终分离或“经切割”，如下面讨论的框118所示。
此外，将假设引线框架12A、12B是预镀类型(预镀框架(PPF)，如全阵列JEDEC QFN中常规的)，其具有施加在背表面或底表面上的NiPdAu(镍、钯和金)等的镀层。
后表面或底表面是与安装有一个或多个半导体芯片14的前表面或顶表面相对的表面。镀层(以本领域技术人员本身已知的方式)至少在可能要提供导电引线12B(或其他导电结构)的那些位置被提供。
措辞“可能”考虑到这样一个事实，即本文所述的解决方案旨在促进最终仅在这些位置中的某些位置提供引线12B，而一个或多个“不需要的”引线可以被选择性地“去除”。
图4中的框102是将至少一个半导体芯片或管芯(例如，14)附接在引线框的前表面或顶表面(例如，在管芯焊盘12A处)的示例。
随后(在方框104中)提供引线接合图案(或类似物)，该引线接合图案将芯片或管芯14上的接合焊盘电连接到引线框的各个引线(例如12B)。
框106是将绝缘封装材料16(例如环氧树脂)模制到由此形成的组件上的示例，并且框108是由由此模制的绝缘封装材料形成的封装的模制后固化的示例。
总之，步骤或动作100至108是在衬底(管芯焊盘12A加引线12B)的第一表面上布置至少一个半导体芯片14的示例。
衬底包括导电结构(例如，引线12B)的阵列，其在与第一表面相对的第二表面处被掩模层1200(例如，NiPdAu)覆盖。
一个或多个半导体芯片14电耦合(例如，经由引线接合图案，为了简单起见不可见)到导电引线阵列中的引线12B中的选定引线。
绝缘封装16(例如环氧树脂)模制在布置在衬底(引线框)12A、12B的第一表面上的一个或多个半导体芯片14上，
步骤或动作100至108在其他方面是本领域的常规，这使得没有必要在此提供更详细的描述。
图4中的框110是一个步骤的示例，如图5所示，在该步骤中，施加激光束能量LB以去除(激光烧蚀)需要去除导电结构(如引线12B)的一个或多个位置120处的(例如，NiPdAu)镀层。
图4中的框112是背面蚀刻(例如，化学或等离子体蚀刻)的示例，其中引线框的金属材料(例如，铜)被蚀刻掉(再次以本领域技术人员本身已知的方式)，以便在引线框材料的被(例如，NiPdAu)镀层覆盖的位置处“释放(set free)”引线12B。
相反，通过激光烧蚀去除的由镀层1200暴露的引线框材料的那些区域(region)或区域(area)(例如，铜)被蚀刻掉，例如，通过本领域常规的化学或等离子体蚀刻)，如图6所示：该图示出位于区域120处的引线被去除，从而增加了相邻引线12B之间的(爬电)距离。
值得注意的是，即使在如图3所示的“定制”器件10中，在步骤104中形成的引线接合图案也可以是如图2所示的在“标准”器件中提供的相同引线接合图案，因此本文所述的解决方案将减少对整个组装流程的影响。
框114、116和118是清洁蚀刻后表面(通过水射流或等离子体清洁)以提高引线润湿性的步骤的示例，随后进行激光标记和最终切割以提供单独的器件10。
图7的部分(A)至(D)进一步举例说明了步骤110中的选择性激光烧蚀和步骤122中的背面蚀刻的效果。
图7的部分(A)示出了具有掩蔽层1200(例如，NiPdAu镀层)的引线框材料(在图的底部)，该掩蔽层1200选择性地设置在引线(或其他导电结构)12B打算在用于半导体器件的标准全引线布局中提供的位置，如图2所示。
图7的部分(B)示出了通过激光束LB在那些区域(region)或区域(area)120中选择性地去除镀层1200，例如，在图3所示的定制引线布局中，引线12B′将被去除，以促进实现所需的爬电性能。
图7的部分(C)示出了正在应用的背面蚀刻BE(图4中的框112)。
图7的部分(D)示出了作为背面蚀刻BE的结果，引线框材料(例如，铜)的那些未被掩模(即被掩模层1200暴露)的区域(region)或区域(area)，包括通过激光烧蚀去除镀层1200的区域(region)或区域(area)，被蚀刻掉。
因此，位于区域120处的一个或多个引线12B′被去除，增加了在未被蚀刻的相邻引线12B之间的(爬电)距离，这些引线12B根据需要保持在原位，从而提供了如图3所示的定制引线布局。因此，这些相邻引线之间的绝缘距离可以显著增加，这可能导致爬电距离的显著改善。
如图7的部分(D)所示，封装16中的凹陷/凹进区域(“凹坑,dimple”)120B保留为被去除的引线12B′的“证明testimonial”。
因此，图7的部分(A)至(B)(其中为了简单起见，未示出半导体管芯或管芯14和相关的引线接合)是从至少一个引线(即引线框中的阵列导电引线12B中的12B′指示的引线)上去除掩模层1200的示例。
一个或多个引线12B′(或其他导电结构)因此被掩模层1200覆盖，使得当对衬底的第二(后)表面施加(背)蚀刻时，该引线12B′或这些被(激光烧蚀的)掩模层120覆盖的结构被去除，有利地在包封中留下凹陷部分120B。
这些凹陷部分120B通过在未蚀刻的相邻引线之间的封装的表面上提供更长的(展开的)距离，进一步增加了未蚀刻的邻近引线之间的(爬电)距离。
通过拾取和放置工具，可以将切割产生的器件10(图4中的框118)布置在支撑衬底上，例如印刷电路板、PCB，以提供如图8所示的系统。
图8是在印刷电路板、PCB等支撑衬底上布置一个或多个器件10(例如，QFN多排封装)的示例，以提供具有改善爬电距离的系统。
本公开的一方面提供了一种方法，包括按以下顺序执行的步骤：在衬底的第一表面上布置半导体集成电路芯片，所述衬底包括导电引线结构，所述导电引线结构在与所述第一表面相对的第二表面处被掩模层覆盖；提供布置在所述衬底的所述第一表面上的所述半导体集成电路芯片的绝缘封装；去除覆盖被所述掩模层所覆盖的所述导电引线结构中的第一导电引线结构和第二导电引线结构之间的至少一个导电引线结构的所述掩模层，以便使所述导电引线结构的所述至少一个所述导电引线结构不被所述掩模层覆盖；以及对所述衬底的所述第二表面施加蚀刻以去除通过去除所述掩模层而未被覆盖的所述至少一个导电引线结构，以便控制所述导电引线结构中的所述第一导电引线结构和所述第二导电引线结构之间的爬电距离。
根据一个或多个实施例，其中去除所述掩模层包括在所述衬底的所述第二表面处从所述导电结构中的所述至少一个导电结构激光烧蚀所述掩模层。
根据一个或多个实施例，其中所述掩模层包括NiPdAu层。
根据一个或多个实施例，其中，所述衬底包括在所述衬底的所述第一表面处的至少一个半导体集成电路芯片安装区域，并且所述导电引线结构包括围绕所述半导体芯片安装区域的导电引线阵列，并且其中布置所述半导体集成电路芯片包括将所述半导体集成电路芯片安装到所述至少一个半导体集成电路芯片安装区域。
一个或多个实施例可以涉及一种方法。
一个或多个实施例可以涉及对应的设备。
一个或多个实施例可以涉及对应的系统。布置在印刷电路板PCB上的一个或多个半导体器件可以是这样的系统的示例。
在本文所述的方法中，一个或多个半导体集成电路芯片被布置在衬底的第一表面上，该衬底包括导电结构，例如在与第一表面相对的第二表面处被掩模层覆盖的导电引线阵列。所述一个或多个半导体芯片耦合到所述阵列中的导电引线，并且绝缘封装模制在布置在所述衬底的第一表面上的半导体芯片上。掩模层例如通过激光烧蚀从一个或多个导电引线(或其他导电形成物)选择性地去除，所述导电引线因此未被掩模层覆盖。对基板的第二表面进行蚀刻，从而去除被掩模层覆盖的导电结构，例如引线，从而增加了与留在原位的其他导电结构的爬电距离。
一个或多个实施例提供了定制标准预镀引线框(例如，全阵列JEDEC Quad FlatNo lead(QFN)引线框)的解决方案。
在封装成型之后和背面蚀刻之前，在要去除的一个或多个引线的位置处用激光烧蚀镀层(例如，几十纳米的NiPdAu)，从而从衬底(引线框)的主体暴露出金属，例如铜。然后，在背面蚀刻过程中，暴露的(即，未掩模的)引线被蚀刻掉，同时其他(掩模)引线被“释放”。
因此，本文所讨论的解决方案包括封装成型，然后选择性地去除(例如，通过激光烧蚀)在引线位置处提供的掩模层(例如，预镀NiPdAu的层)，以暴露衬底金属(例如，铜)。用于释放(屏蔽的)引线的背面蚀刻去除了暴露的(未屏蔽的)导线，从而根据需要增加爬电距离。
在去除暴露(未掩蔽)引线的位置，所得器件将在封装中显示出凹陷部分(“凹坑”)，这些凹陷部分很容易通过肉眼或光学显微镜检查检测到。此外，用于选择性地去除掩模层(例如，预镀NiPdAu的层)的激光加工可以在封装的模塑化合物中留下痕迹。
在不损害基本原理的情况下，细节和实施例可以相对于仅通过示例描述的内容变化，甚至显著变化，而不偏离实施例的范围。
权利要求是本文结合实施例提供的技术公开的组成部分。
保护范围由所附权利要求确定。

Claims (4)

1.一种半导体器件，其特征在于，包括：
半导体集成电路芯片，被布置在衬底的第一表面上，所述衬底包括在与所述第一表面相对的第二表面处的导电引线，在所述衬底的所述第二表面的所述导电引线由掩模层覆盖；
绝缘封装，将被布置在所述衬底的所述第一表面上的所述半导体集成电路芯片进行封装；以及
至少一个凹陷部分，在所述绝缘封装上，其中所述凹陷部分位于由所述掩模层覆盖的所述导电引线中的第一导电引线和第二导电引线之间，以便在所述导电引线中的所述第一导电引线和所述第二导电引线之间提供期望的爬电距离。
2.根据权利要求1所述的器件，其特征在于，所述掩模层包括NiPdAu层。
3.根据权利要求1所述的器件，其特征在于，所述半导体集成电路芯片被布置在所述衬底的所述第一表面处的半导体集成电路芯片安装区域处，并且所述导电引线被布置成围绕所述半导体集成电路芯片安装区域的阵列。
4.一种电子系统，其特征在于，包括：
支撑板；
半导体器件，被放置在所述支撑板上；
其中所述半导体器件包括：
半导体集成电路芯片，被布置在衬底的第一表面上，所述衬底包括在与所述第一表面相对的第二表面处的导电引线结构，在所述衬底的所述第二表面处的所述导电引线结构被掩模层覆盖；
绝缘封装，将被布置在所述衬底的所述第一表面上的所述半导体集成电路芯片进行封装；以及
至少一个凹陷部分，在所述绝缘封装上，其中所述凹陷部分位于被所述掩模层覆盖的所述导电引线中的第一导电引线和第二导电引线之间，以便在所述导电引线中的所述第一导电引线和所述第二导电引线之间提供期望的爬电距离；其中所述导电引线结构电连接到所述支撑板。
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