KR20030007040A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030007040A
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오가사와라가즈또
다나까미쯔구
도미하라세이이찌
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가부시키가이샤 히타치세이사쿠쇼
히타치 홋카이 세미콘덕터 가부시키가이샤
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Abstract

리드 실장면에의 리드 새깅(sagging)의 돌출을 방지하여 신뢰성 향상을 도모한다. 복수의 측면(3b) 및 이들 사이에 형성된 이면(3a)을 갖는 밀봉 수지부(3)와, 주면(2b)에 복수의 패드(2a)를 갖는 반도체 칩(2)과, 도전체 의해 형성되며 또한 각각 본딩부(1d)와 외부 접속용 단자부(1b)와 절단부(1c)를 갖는 복수의 리드(1a)와, 복수의 리드(1a)와 반도체 칩(2)의 복수의 패드(2a) 각각을 접속하는 복수의 와이어(4)와, 반도체 칩(2)이 탑재된 태브(1e)로 이루어지고, 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 함으로써, 몰드 후의 다이싱에 의한 리드 절단시에 밀봉 수지부(3)의 측면(3b)에 발생하는 리드 새깅을 저감한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 신뢰성 향상에 적용하기 유효한 기술에 관한 것이다.
소형화를 도모한 수지 밀봉형의 반도체 장치 중, 리드 프레임을 이용하여 조립되는 반도체 장치에서는, 다수개 부착된 리드 프레임 각각의 태브(칩 탑재부)에반도체 칩을 탑재한 후, 리드 프레임에서의 복수의 장치 영역 (디바이스 영역)을 몰드 금형의 하나인 캐비티로 피복하여 몰드를 행하는 방법 (이하, 이 몰드 방법을 일괄 몰드 방법이라고 함)이 고안되어 있다.
이와 같은 반도체 장치에서는, 일괄 몰드후에 다이싱에 의해 개별화가 행해진다.
또, 리드 프레임을 이용하고, 또한 일괄 몰드가 행해져 조립되는 수지 밀봉형의 반도체 장치의 제조 방법에 대해서는, 예를 들면, 특개 2001-24001호 공보에 그 기재가 있고, 여기에서는, 리드 프레임의 장치 영역의 외주부에 형성된 개구부까지 수지 몰드를 행함으로써, 절단 공정에서 발생하는 성형품 내부 응력을 작게 하여 성형품의 휘어짐을 저감하고, 이에 의해 생산성 및 품질을 높이는 기술이 기재되어 있다.
그런데, 상기한 기술과 같이, 리드 프레임을 이용하고 또한 일괄 몰드가 행해지는 반도체 장치의 조립에서는, 몰드후에, 밀봉 수지부와 리드 프레임의 리드를 일제히 절단하지 않으면 안되어, 금속의 리드와 밀봉 수지부의 혼합물인 패키지를 다이싱 블레이드로 절단한다.
이와 같은 다이싱에 의한 절단을 행하면, 절단시의 마찰 (다이싱 응력)에 의해 리드의 절단면의 외주에, 리드를 구성하는 금속이 달라붙는 리드 새깅(sagging) (도 34의 비교예에 나타낸 리드 새깅(1ℓ)이라고 하는 현상이 발생하고, 이 리드 새깅이 리드의 실장면으로부터 돌출하면, 리드의 실장면의 평탄도가 악화하여 기판접속 강도가 저하함과 함께, 기판 실장성이 불안정하게 되는 것이 문제이다.
또, 달라붙은 리드 새깅에 의해 리드간에 단락이 일어나는 것이 문제가 된다.
특히, 리드의 실장면에 땜납 도금막이 형성되어 있으면, 땜납 도금막은 리드보다 새깅이 형성되기 쉽기 때문에, 상기 문제가 발생하기 쉽다.
또, 특개2001-24001호 공보에는 리드 절단시에 발생하는 리드 새깅에 대한 기재는 전혀 없다.
본 발명의 목적은 리드의 실장면에의 리드 새깅의 돌출을 방지하여 신뢰성의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
또, 본 발명의 그 외 목적은 리드간의 단락을 방지하여 신뢰성의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 그 외 목적은 기판 접속 강도의 향상을 도모하는 반도체 장치 및 그 제조 방법을 제공하는 데에 있다.
또한, 본 발명의 그 외 목적은 리드 실장면에의 수지 플래시(flash)를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 상기 및 그 외 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
즉, 본 발명은 복수의 측면과, 상기 복수의 측면 사이에 형성된 실장면을 갖는 밀봉 수지부와, 상기 밀봉 수지막에 의해 밀봉되어 있고, 복수의 전극을 갖는 반도체 칩과, 도전체에 의해 형성되어 있고, 상기 밀봉 수지부에 의해 밀봉된 제1 부분과, 상기 실장면에 노출하는 제2 부분과, 상기 측면에 노출하는 제3 부분을 각각 갖는 복수의 리드와, 상기 밀봉 수지부에 의해 밀봉되어 있고, 상기 복수의 리드와 상기 반도체 칩의 복수의 전극 각각을 전기적으로 접속하는 복수의 와이어를 갖고, 상기 제2 부분의 리드의 표면에는 도금막이 형성되어 있고, 상기 제3 부분의 리드의 표면에는 도금막이 형성되어 있지 않는 것이다.
또한, 본 발명은 제1 프레임부와, 상기 제1 프레임부의 내측에 형성된 제2 프레임부와, 상기 제2 프레임부의 내측에 형성된 복수의 장치 영역과, 상기 복수의 장치 영역 각각에 형성된 복수의 전극 부분과, 상기 복수의 전극 부분에 부착된 제1 막을 갖는 리드 프레임을 준비하는 공정과, 상기 리드 프레임의 복수의 장치 영역 상에, 각각이 복수의 전극을 갖는 복수의 반도체 칩을 고정하는 공정과, 상기 복수의 반도체 칩의 복수의 전극과, 상기 리드 프레임의 복수의 전극 부분 각각을 복수의 와이어를 통해 전기적으로 접속하는 공정과, 상기 복수의 반도체 칩, 복수의 와이어 및 리드 프레임의 일부를 밀봉 수지에 의해 밀봉하는 공정과, 상기 밀봉 공정 후에 상기 복수의 전극 부분에 부착된 상기 제1 막을 제거하여, 상기 복수의 전극 부분 중 적어도 일부를 노출하는 공정과, 밀봉 공정 후에 상기 장치 영역 마다 상기 리드 프레임 및 밀봉 수지부를 분리하는 공정을 갖는 것이다.
도 1은 본 발명의 실시 형태 1의 반도체 장치 (QFN)의 구조의 일 예를 나타내는 단면도.
도 2는 도 1에 나타낸 반도체 장치의 구조를 나타내는 측면도.
도 3은 도 1에 나타낸 반도체 장치의 구조를 나타내는 저면도.
도 4는 도 1에 나타낸 반도체 장치의 조립에 이용되는 리드 프레임의 구조의 일 예를 나타내는 평면도.
도 5는 도 4에 나타낸 리드 프레임의 테이프 부착 후의 구조의 일 예를 나타내는 단면도.
도 6은 도 1에 나타낸 반도체 장치의 조립시의 부착 상태의 구조의 일 예를 나타내는 단면도.
도 7은 도 1에 나타낸 반도체 장치의 조립시의 와이어 본딩 상태의 구조의 일 예를 나타내는 단면도.
도 8은 도 1에 나타낸 반도체 장치의 조립시의 몰드후의 구조의 일 예를 나타내는 단면도.
도 9는 도 1에 나타낸 반도체 장치의 조립시의 테이프 박리 상태의 구조의일예를 나타내는 단면도.
도 10은 도 1에 나타낸 반도체 장치의 조립시의 외장 도금 상태의 구조의 일 예를 나타내는 단면도.
도 11은 도 1에 나타낸 반도체 장치의 조립시의 다이싱 상태의 구조의 일 예를 나타내는 단면도.
도 12는 도 1에 나타낸 반도체 장치의 조립시의 다이싱 후의 구조의 일 예를 나타내는 단면도.
도 13은 도 1에 나타낸 반도체 장치의 조립시의 리드 프레임의 구조의 일 예를 나타내는 단면도.
도 14는 도 13에 나타낸 A부의 구조를 나타내는 확대 부분 단면도.
도 15은 도 13에 나타낸 리드 프레임을 이용하여 조립된 반도체 장치의 리드 새깅의 상태의 일 예를 나타내는 확대 부분 측면도.
도 16은 도 1에 나타낸 반도체 장치의 조립에서의 일괄 몰드후의 구조의 일 예를 나타내는 평면도.
도 17은 도 1에 나타낸 반도체 장치의 조립에서의 일괄 몰드후의 구조의 일 예를 나타내는 평면도.
도 18은 본 발명의 실시 형태 1의 변형예의 리드 프레임을 이용한 조립시의 일괄 몰드 후의 구조를 나타내는 부분 저면도.
도 19는 도 18에 나타낸 B부의 구조를 나타내는 확대 부분 저면도.
도 20은 도 19에 나타낸 변형예의 리드 프레임을 이용하여 조립된 반도체 장치의 리드 새깅의 상태를 나타내는 확대 부분 측면도.
도 21은 본 발명의 실시 형태 2의 반도체 장치 (QFN)의 구조의 일 예를 나타내는 단면도.
도 22는 도 21에 나타낸 반도체 장치의 구조를 나타내는 측면도.
도 23은 도 21에 나타낸 반도체 장치의 구조를 나타내는 저면도.
도 24는 도 21에 나타낸 반도체 장치의 조립시 이용되는 리드 프레임의 구조의 일 예를 나타내는 평면도.
도 25는 도 24에 나타낸 리드 프레임의 테이프 부착 후의 구조의 일 예를 나타내는 단면도.
도 26은 도 21에 나타낸 반도체 장치의 조립시의 부착 상태의 구조의 일 예를 나타내는 단면도.
도 27은 도 21에 나타낸 반도체 장치의 조립시의 부착용 반도체 칩을 취득하기 위한 반도체 웨이퍼의 구조의 일 예를 나타내는 단면도.
도 28은 본 발명의 다른 실시 형태의 반도체 장치의 조립시의 다이싱 상태의 일 예를 나타내는 단면도.
도 29는 본 발명의 다른 실시 형태의 반도체 장치의 조립시의 다이싱 상태의 일 예를 나타내는 단면도.
도 30은 본 발명의 다른 실시 형태의 반도체 장치의 조립에 이용되는 리드 프레임의 구조를 나타내는 확대 부분 평면도.
도 31은 본 발명의 다른 실시 형태의 반도체 장치의 조립에 이용되는 리드프레임의 구조를 나타내는 확대 부분 평면도.
도 32는 본 발명의 다른 실시 형태의 반도체 장치의 조립에 이용되는 리드 프레임의 구조를 나타내는 확대 부분 평면도.
도 33은 본 발명의 반도체 장치에 대한 비교예의 반도체 장치의 구조의 일 예를 나타내는 측면도.
도 34는 도 33의 비교예의 반도체 장치의 C부에 나타낸 리드 새깅 상태를 나타내는 확대 부분 측면도.
도 35는 도 21에 나타낸 반도체 장치의 실장 기판에의 실장 상태의 구조의 일 예를 나타내는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 리드 프레임
1a : 리드 (전극 부분)
1b : 외부 접속용 단자부 (제2 부분)
1c : 절단부 (제3 부분)
1d : 본딩부 (제1 부분)
1e : 태브(칩 탑재부)
1f : 절연 테이프 (제1 막)
1g : 서스펜션 리드
1h : 외부 프레임부 (제1 프레임부)
1i : 다이싱 라인
1j : 내부 프레임부 (제2 프레임부)
1k : 디바이스 영역 (장치 영역)
1ℓ : 리드 새깅(리드 버링)
1m : 상측 요부
1n : 상측 경사 요부
2 : 반도체 칩
2a : 패드 (전극)
2b : 주면
3 : 밀봉 수지부
3a : 이면 (실장면)
3b : 측면
4 : 와이어
5 : QFN (반도체 장치)
6 : 도금막
7 : 반도체 웨이퍼
7a : 주면
7b : 이면
8 : 다이 본드재
9 : 다이싱 블레이드
10 : 몰드 금형
10a : 상형
10b : 하형
10c : 캐비티
11 : QFN (반도체 장치)
12 : 칩 고정용 테이프 (제2 막)
13 : 자외선 조사형 테이프
14 : 다이싱 테이프
15 : 실장 기판
15a : 최상층 배선
15b : 내부 배선
15c : 관통홀 배선
15d : 땜납 레지스트막
16 : 땜납 필렛
이하, 본 발명의 실시 형태를 도면을 기초하여 상세히 설명한다. 또, 실시형태를 설명하기 위한 전 도면에서, 동일 기능을 갖는 부재에는 동일 부호를 붙혀 그 반복 설명은 생략한다.
<실시 형태 1>
도 1은 본 발명의 실시 형태 1의 반도체 장치 (QFN)의 구조의 일 예를 나타내는 단면도, 도 2는 도 1에 나타낸 반도체 장치의 구조를 나타내는 측면도, 도 3은 도 1에 나타낸 반도체 장치의 구조를 나타내는 저면도, 도 4는 도 1에 나타낸 반도체 장치의 조립에 이용되는 리드 프레임의 구조의 일 예를 나타내는 평면도, 도 5는 도 4에 나타낸 리드 프레임의 테이프 부착 후의 구조의 일 예를 나타내는 단면도, 도 6은 도 1에 나타낸 반도체 장치의 조립시의 부착 상태의 구조의 일 예를 나타내는 단면도, 도 7은 도 1에 나타낸 반도체 장치의 조립시의 와이어 본딩 상태의 구조의 일 예를 나타내는 단면도, 도 8은 도 1에 나타낸 반도체 장치의 조립시의 몰드후의 구조의 일 예를 나타내는 단면도, 도 9는 도 1에 나타낸 반도체 장치의 조립시의 테이프 박리 상태의 구조의 일예를 나타내는 단면도, 도 10은 도 1에 나타낸 반도체 장치의 조립시의 외장 도금 상태의 구조의 일 예를 나타내는 단면도, 도 11은 도 1에 나타낸 반도체 장치의 조립시의 다이싱 상태의 구조의 일 예를 나타내는 단면도, 도 12는 도 1에 나타낸 반도체 장치의 조립시의 다이싱후의 구조의 일 예를 나타내는 단면도, 도 13은 도 1에 나타낸 반도체 장치의 조립시의 리드 프레임의 구조의 일 예를 나타내는 단면도, 도 14는 도 13에 나타낸 A부의 구조를 나타내는 확대 부분 단면도, 도 15은 도 13에 나타낸 리드 프레임을 이용하여 조립된 반도체 장치의 리드 새깅의 상태의 일 예를 나타내는 확대 부분 측면도, 도16은 도 1에 나타낸 반도체 장치의 조립시의 일괄 몰드후의 구조의 일 예를 나타내는 평면도, 도 17은 도 1에 나타낸 반도체 장치의 조립에서의 일괄 몰드후의 구조의 일 예를 나타내는 평면도, 도 18은 본 발명의 실시 형태 1의 변형예의 리드 프레임을 이용한 조립시의 일괄 몰드 후의 구조를 나타내는 부분 저면도, 도 19는 도 18에 나타낸 B부의 구조를 나타내는 확대 부분 저면도, 도 20은 도 19에 나타낸 변형예의 리드 프레임을 이용하여 조립된 반도체 장치의 리드 새깅의 상태를 나타내는 확대 부분 측면도이다.
도 1∼도 3에 나타낸 반도체 장치는, 수지 밀봉형이고, 또한 면실장형의 소형 반도체 패키지이며, 본 실시 형태 1에서는 이 반도체 장치의 일 예로서, QFN (Quad Flat Non-leaded Package; 5)를 들어 설명한다.
QFN(5)는 도 3에 나타낸 바와 같이, 복수의 리드 (전극 부분; 1a)의 도 1에 나타낸 외부 접속용 단자부(제2 부분; 1b)의 표면 (노출면)이 수지 몰드에 의해 형성된 밀봉 수지부(3)의 실장면 (이하, 이면(3a)이라고 함)의 주연부에 나란히 노출하여 배치된 페리페럴형의 것이고, 각 리드 (1a)는 밀봉수지부(3)에 매립된 내부 리드와, 밀봉 수지부(3)의 이면(3a)에 노출하는 외부 리드의 양자의 기능을 겸하고 있고, 밀봉 수지부(3)에 의해 밀봉됨과 함께 와이어(4)가 접합되는 제1 부분인 본딩부(1d)와, 밀봉 수지부(3)의 이면(3a)에 노출하는 면을 구비한 제2 부분인 외부 접속용 단자부(1d)와, 밀봉 수지부(3)의 측면(3b)에 노출하는 면을 구비한 제3 부분인 절단부(1c)를 갖고 있다.
또한, QFN(5)는 도 4에 나타낸 바와 같은 다수개 부착 리드 프레임(1)을 이용하고, 또한 리드 프레임(1)에서의 복수의 디바이스 영역(장치 영역; 1k)을 도 8에 나타내는 몰드 금형(10)의 하나인 캐비티(10c)로 피복하여 몰드하는 일괄 몰드를 행하고, 그 후 다이싱에 의해 개별화되어 조립된 것이다.
이어서, QFN(5)의 상세 구성에 대해 설명하면, 복수의 측면(3b)과 복수의 측면(3b) 간에 형성된 실장면인 이면(3a)을 갖는 밀봉 수지부(3)와, 주면(2b)에 복수의 전극인 패드(2a)를 갖고, 또한 밀봉 수지부(3)에 의해 밀봉된 반도체칩(2)과, 도전체 의해 형성되며 또한 각각 본딩부(1d)와 외부 접속용 단자부(1b)와 절단부(1c)를 갖는 복수의 리드(1a)와, 밀봉 수지부(3)에 의해 밀봉되며, 또한 복수의 리드(1a)와 반도체 칩(2)의 복수의 패드(2a) 각각을 전기적으로 접속하는 복수의 와이어(4)와, 반도체 칩(2)이 탑재된 칩 탑재부인 태브(1e)로 이루어지고, 도 1에 나타낸 바와 같이, 리드(1a)의 제2 부분인 외부 접속용 단자부(1b)의 밀봉 수지부(3)의 이면(3a)에 노출한 표면에는, 땜납에 의해 도금막(6)이 형성되고, 또한 리드(1a)의 제3 부분인 절단부(1c)의 표면에는 도금막(6)이 형성되어 있지 않는 것이다.
즉, 본 실시 형태 1에서는, 도 13 및 도 14에 나타낸 바와 같이, QFN(5)를 조립할 때에 이용되는 도 4에 나타낸 리드 프레임(1)의 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 형성하고, 이 절단부(1c)를 다이싱 에어리어로서 몰드한 후에 다이싱함으로써, 상기 다이싱에 의한 절단시에 밀봉 수지부(3)의 측면(3b)에 발생하는 도 15에 나타낸 바와 같은 리드 새깅(리드 버링(burring); 1ℓ)을 도 34에 나타내는 비교예의 리드 새깅(1ℓ)과 비교하여 크게 저감할 수가 있다.
리드 새깅(1ℓ)을 저감하는 데에는, 리드(1a)의 절단부(1c)가 노출하는 밀봉 수지부(3)의 측면(3b)와 평행한 평면에서의 절단부(1c)의 단면적을 외부 접속용 단자부(1b)의 단면적 보다 작게 하면 좋고, 도 1∼도 3에 나타낸 본 실시 형태 1의 QFN(5)에서는 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 한 예를 나타내고 있다.
여기에서, 리드 새깅(1ℓ)은 도 11에 나타낸 다이싱 블레이드(9) 등의 래스프(rasp) 형상의 가공 부재에 의해 금속제의 리드(1a)와 수지제의 밀봉 수지부(3)의 혼합물을 절단할 때의 마찰에 의해 리드(1a)를 구성하는 금속이 그 단면에 달라붙어 형성되는 것으로, 이 현상은 리드(1a)의 재료로서, 저경도의 동 또는 동합금을 이용한 경우에 의해 현저하게 나타난다.
따라서, 리드(1a)의 재료로서 동 또는 동합금을 이용한 경우에도, 리드(1a)의 절단부(1c)의 측면(3b)에 평행한 방향의 단면적을 외부 접속용 단자부(1b)의 단면적 보다 작게 하여, 발생하는 달라붙는 절대량을 감소할 수 있고, 리드 간의 단락을 방지할 수가 있다.
이 때, 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 하여 그 단면적을 작게 한 경우는, 도 1에 나타낸 바와 같이 절단부(1c)가 밀봉시에 수지에 의해 피복되고, 절단부(1c)는 밀봉 수지부(3) 내에 매립되어, 밀봉 수지부(3)의 이면(3a)에는 노출하지 않는다.
따라서, 수지 밀봉후, 리드(1a)의 외부접속용 단자부(1b)의 밀봉 수지부(3)의 이면(3a)에 노출하는 표면(노출면)에, 동 또는 동합금 보다 저 경도인 땜납으로 도금을 행하여 땜납 도금막(6)을 형성한다고 해도, 절단부(1c)의 표면에는 땜납 도금이 형성되지 않기 때문에, 땜납 도금되어 있지 않는 부분의 리드(1a) 및 내부 프레임부(1j)를 다이싱함으로써, 경도가 낮고, 또한 리드(1a)에 비해 보다 새깅을 발생하기 쉬운 땜납 도금에 의한 새깅의 발생을 방지할 수 있으며, 리드 새깅(1ℓ)에 의한 리드(1a)의 절단부(1c) 간의 단락을 방지할 수 있다.
또, 도 15에 나타낸 바와 같이, 리드 새깅(1ℓ)의 밀봉 수지부(3)의 이면(3a)으로의 돌출을 방지할 수 있으며, 그 결과, 기판 접속 강도의 악화를 방지하여 QFN(5)의 신뢰성의 향상을 도모함과 함께, 수율의 향상을 도모할 수 있다.
또, 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 하는 가공에 대해서는, 하프 에칭 가공을 이용해도 좋고, 또는 코이닝(coining) 등의 프레스 가공을 이용해도 좋고, 하프 에칭과 코이닝의 양자를 이용해도 좋다.
또, 리드 새깅(1ℓ)의 밀봉 수지부(3)의 이면(3a)에의 돌출을 방지할 수 있기 때문에, 외부 접속용 단자부(1b)의 밀봉 수지부(3)의 이면(3a)의 노출면의 평탄도를 확보할 수 있고, 따라서 기판 실장시의 땜납 습윤성을 확보할 수 있다.
이에 의해, QFN(5)의 실장 기판(15) (도 35 참조)에의 실장시의 기판 접속 강도를 향상할 수 있다.
또, 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b) 보다 얇게 함으로써, 다이싱에 의한 리드 절단시 (개별화시)의 절단면에 걸리는 응력을 저감할 수가 있다.
따라서, 리드(1a)와 밀봉 수지부(3)가 박리하는 것을 저감할 수 있고, 그 결과 QFN(5)의 신뢰성의 향상과, 수율의 향상을 도모할 수가 있다.
또, 본 실시 형태 1의 QFN(5)에서는 반도체 칩(2)은 도 1에 나타낸 바와 같이 예를 들면 은 페이스트 등의 다이 본드재(8)를 통해 태브(칩 탑재부; 1e)에 고정되어 있다.
또한, 태브(1e)는 도 4에 나타낸 바와 같이 그 각부에서 서스팬션 리드(1g)에 의해 지지되고 있고, 본 실시 형태 1의 QFN(5)은 도 3에 나타낸 바와 같이, 밀봉 수지부(3)의 이면(3a)에 태브(1e)와 서스펜션 리드(1g)가 노출한 태브 노출 구조로 되어 있다.
또, 와이어(4)는 예를 들면 금선이며, 또한 밀봉 수지부(3)를 형성하는 수지는 예를 들면 열경화성의 에폭시 수지 등이다.
다음에, 본 실시 형태 1의 QFN(5)의 제조 방법에 대해 설명한다.
또, QFN(5)은 일괄 몰드를 행하고, 그 후 다이싱에 의해 개별화됨과 함께, 각 리드(1a)에 점착력을 갖는 1개의 테이프를 부착한 테이프 몰드법을 채용하여 조립된 것이다.
이것은 도 4에 나타낸 다수개 부착 리드 프레임(1)을 이용하여 일괄 몰드를 행할 때에, 도 8에 나타낸 몰드 금형(10)의 캐비티(10c) 내에 배치된 리드 프레임(1)에서, 몰드 라인으로부터 내측으로 멀리 떨어진 리드(1a)의 테이프로부터의 부동을 방지함으로써, 수지 플래시 버링의 발생의 방지나 리드(1a)의 외부 접속용 단자부(1b)의 밀봉 수지부(3)의 이면(3a)으로의 돌출을 실현하기 위한 것이다.
즉, 종래 QFN에서는, 수지 밀봉 공정시에 전극 실장면으로의 얇은 밀봉 수지의 회전 (수지 플래시)을 방지함과 함께, 밀봉 수지로부터의 전극의 돌출을 확보하기 위해서, 시트 몰드법을 채용하고 있지만, 그러나 몰드 라인의 외주(캐비티(10c)의 외형) 근방에 각 전극이 배치되는 종래의 몰드 방법에 비교하여, 일괄 몰드 방법에서는 몰드 라인으로부터 내측으로 멀리 떨어진 개소에 배치되는 리드(1a)도 존재하기 때문에, 몰드 금형(10)이 협지하는 힘만으로 리드(1a)를 시트에 가압하고 있던 종래의 몰드 방법에서는 수지 플래시의 방지나 리드(1a)의 밀봉 수지부(3)의 이면(3a)으로부터의 돌출의 달성이 곤란하게 된다.
따라서, 본 실시 형태 1의 일괄 몰드에서는, 각 리드(1a)에 점착력을 갖는 1개의 테이프를 부착한 테이프 몰드법을 채용한다.
또한, 테이프 몰드법을 채용할 때에, 테이프 몰드용의 상기 테이프를 리드 프레임(1)에 부착하는 순서로서는, 와이어 본딩 공정 보다 전, 바람직하게는 다이 본딩 공정 보다 전에 행하는 쪽이 좋다.
이것은 와이어 본딩 공정 후에 상기 테이프를 부착하고자 하면, 반도체 칩(2)이나 와이어(4)가 접속되어 있기 때문에, 부착을 위해 리드(1a)를 누를 수 있는 개소가 주로 다이싱 영역에만 제한된다.
이와 같이 오직 좁은 영역을 누르는 부착 공정에서는, 리드(1a)와 테이프의 접착의 신뢰성의 확보가 곤란하게 되는 데다가, 리드(1a)의 평탄도를 악화시키게도 되기 때문에, 이에 따라 리드 프레임(1)에 대한 테이프 몰드용 테이프의 부착은 다이 본딩이나 와이어 본딩 공정에 앞서 행하는 것이 바람직하다.
또한, 테이프 몰드법을 채용하는 데에 따라, 본 실시 형태 1에서는, QFN(5)이 도 1∼도 3에 나타낸 바와 같은 태브 노출 구조의 경우를 설명한다.
이것은 테이프 몰드용의 테이프를 와이어 본딩 공정 및 와이어 본딩 공정 보다 전에 부착되는 제조 방법에서는, 태브(1e)의 이면을 테이프에 부착한 상태에서 다이 본딩 공정, 및 와이어 본딩 공정을 행하는 것이 필요하기 때문이다.
즉, 태브(1e)의 이면을 밀봉 수지에 의해 피복하기 위해서는, 미리 테이프와 태브(1e) 사이에 밀봉 수지가 흘러 들어가기 위한 간극을 설치해 두는 것이 필요하게 된다. 그러나, 미리 리드 프레임(1)에 테이프를 부착하여 두는 상기 제조 방법에서, 태브(1e)와 테이프 사이에 간극을 설치해 두면, 태브(1e)의 아래로부터 (테이프측으로부터) 지지할 수 없기 때문에, 태브(1e)의 안정 및 평탄도를 확보하는 것이 곤란하게 된다.
이와 같이 태브(1e)이 불안정한 상태에서 다이 본딩을 행하고, 또한 와이어 본딩을 행하는 것은 매우 곤란하다.
또, 와이어 본딩 공정에서, 반도체 칩(2)의 습도 제어를 위해 리드 프레임(1)을 탑재하는 스테이지로부터의 가열을 행하지만, 상기와 같이 태브(1e)와 테이프 간에 간극이 있는 상태에서는, 스테이지로부터의 열이 반도체 칩(2)에 전달되기 어려울 뿐만 아니라, 반도체 칩(2)의 균일한 가열도 곤란하게 되어, 습도 제어가 불안정하게 된다.
이에 비교하여, 태브(1e)와 테이프를 미리 부착하여 두면, 다이 본딩 공정, 및 와이어 본딩 공정에서 태브(1e)의 안정을 확보할 수 있을 뿐만 아리나, 와이어본딩 공정에서의 스테이지에 의한 습도 제어를 보다 안정되게 행하는 것이 가능하게 된다.
상기와 같이 태브(1e)를 테이프에 부착한 상태에서 수지 밀봉 공정을 행하면, 태브(1e)의 이면은 밀봉 수지부(3)의 이면(3a)에 노출하는 구조가 되고, 이 방법에 의해 조립된 QFN(5)이 도 1∼도 3에서 나타낸 것이다.
이어서, 도 1∼도 3에 나타낸 QFN(5)의 구체적인 제조 순서에 대해 설명하면, 먼저 도 4에 나타낸 바와 같은 제1 프레임부인 외부 프레임부(1h)와, 외부 프레임부(1h)의 내측에 형성된 제2 프레임부인 내부 프레임부(1j)와, 내부 프레임부(1j)의 내측에 형성된 복수의 장치 영역인 디바이스 영역(1k)과, 복수의 디바이스 영역(1k) 각각에 형성된 복수의 전극 부분인 리드(1a)와, 복수의 디바이스 영역(1k) 각각에 형성된 복수의 칩 탑재부인 태브(1e)를 갖고, 게다가 도 5에 나타낸 바와 같이 복수의 리드(1a) 및 태브(1e)에 부착된 상기 테이프 몰드용 테이프인 절연 테이프 (제1 막; 1f)을 갖는 리드 프레임(1)을 준비한다.
즉, 상기한 바와 같이, 리드 프레임(1)에 대한 테이프 몰드용 테이프의 부착은 다이 본딩이나 와이어 본딩 공정에 앞서 먼저 행하는 것이 바람직하기 때문에, 여기에서는 테이프 몰드용 테이프인 절연 테이프(1f)가 미리 각각의 디바이스 영역(1k)의 각 리드(1a)와 각 태브(1e)에 부착되어 있는 경우를 설명한다.
또, 절연 테이프(1f)는 상기 테이프 몰드용 테이프이고, 예를 들면 폴리이미드 테이프 등의 내열성이 높은 테이프를 이용하는 것이 바람직하고, 도 5에 나타낸 예에서는, 도 4에 나타낸 리드 프레임(1)에 1개의 절연 테이프(1f)가 부착되어 있다.
또, 각 리드(1a)는 각각 도 1에 나타낸 절단부(1c)를 통해 내부 프레임부(1j)에 연결되어 있고, 태브(1e)는 4개의 각부에서 서스팬션 리드(1g)에 의해 지지되며, 이 서스팬션 리드(1g)가 내부 프레임부(1j)에 연결되어 있다.
게다가, 본 실시 형태 1의 리드 프레임(1)은 도 13 및 도 14에 나타낸 바와 같이, 각각의 리드(1a)에서의 절단부(1c)의 두께가 외부 접속용 단자부(1b) 보다 얇게 형성되어 있다.
그 후, 리드 프레임(1)의 복수의 디바이스 영역(1k) 각각의 태브(1e) 상에 각각이 복수의 패드(2a)를 갖는 복수의 반도체 칩(2)을 고정하는 도 6에 나타낸 다이 본딩을 행한다.
여기에서는 도 1에 나타낸 은 페이스트 등의 다이 본드재(8)를 통해 반도체 칩(2)을 태브(1e)에 고정한다.
이 때, 태브(1e)는 절연 테이프(1f) 상에 고정되어 있기 때문에, 고정한 태브(1e) 상에 다이 본딩 공정을 행할 수 있다.
그 후, 복수의 반도체 칩(2) 각각의 패드(2a)와, 이에 대응하는 리드 프레임(1)에서의 복수의 전극 부분인 리드(1a) 각각을 도 7에 나타낸 바와 같이, 복수의 와이어(4)를 통해 전기적으로 접속하는 와이어 본딩을 행한다.
이 때, 태브(1e)의 최종 가공을 행하고 있지 않은 노출 구조이기 때문에, 와이어 본더의 본딩 스테이지의 히터에 의한 가열이 절연 테이프(1f)와 태브(1e)를 통해 효율적 또한 보다 균일하게 반도체 칩(2)에 전달되고, 그 결과 와이어 본딩의신뢰성을 향상할 수 있다.
또, 이 때, 태브(1e)는 절연 테이프(1f) 상에 고정되어 있기 때문에, 안정된 태브(1e) 상에 와이어 본딩 공정을 행할 수 있다.
그 후, 복수의 반도체 칩(2), 복수의 와이어(4) 및 리드 프레임(1)의 리드(1a)나 태브(1e)의 일부를 밀봉 수지에 의해 밀봉하는 몰드를 행한다.
여기에서는, 도 8에 나타낸 바와 같이, 몰드 금형(10)의 예를 들면 상형(10a)의 하나인 캐비티(10c)에서 복수의 반도체 칩(2), 복수의 와이어(4) 및 리드 프레임(1)의 리드(1a)나 태브(1e)의 일부를 피복하여, 이 캐비티(10c)에 밀봉 수지를 충전시키는 일괄 몰드를 행한다.
즉, 다이 본딩 및 와이어 본딩 종료후의 리드 프레임(1)을 도 8에 나타낸 바와 같이, 절연 테이프(1f)측을 아래로 하여 몰드 금형(10)의 하형(10b)의 금형면 상에 배치하고, 상형(10a)의 하나인 캐비티(10c)에서 복수의 반도체칩(2), 복수의 와이어(4) 및 리드 프레임(1)의 리드(1a)나 태브(1e)를 피복하여 일괄 몰드한다.
이에 의해, 복수의 반도체 칩(2)이나 복수의 와이어(4)를 일괄로 수지 밀봉한 밀봉 수지부(3)가 형성된다.
예를 들면, 도 16 및 도 17은 네 개의 디바이스 영역(1k)을 하나의 캐비티(10c)로 피복하여 일괄 몰드를 행한 예의 몰드후의 구조의 이면측(도 16)과 표면측(도 17)을 나타내고 있고, 도 4에 나타낸 리드 프레임(1)에서 네 개의 디바이스 영역(1k)을 일괄로 밀봉한 밀봉 수지부(3)가 네 개 형성되어 있다.
몰드후, 도 9에 나타낸 바와 같이, 복수의 리드(1a)나 태브(1e)에 부착된 절연 테이프(1f)를 제거하는 테이프 박리를 행하여, 복수의 리드(1a)의 외부 접속용 단자부(1b)의 표면(일부)을 노출시킨다.
이 때, 태브(1e)의 이면도 노출된다.
그 후, 도 10에 나타낸 바와 같이, 밀봉 수지부(3)의 이면(3a)에 노출된 각 리드(1a)의 외부 접속용 단자부(1b)의 표면과 태브(1e)의 표면에 도금을 실시하는 외장 도금 형성을 행한다.
여기에서의 외장 도금은 예를 들면 땜납 도금이고, 각 리드(1a)의 외부 접속용 단자부(1b)의 표면과 태브(1e)의 표면에 땜납에 의한 도금막(6)을 형성한다.
또, 외장 도금은 예를 들면 파라듐(Pd) 도금 등이어도 좋고, 그 경우에는 패키지 조립하기 전의 리드 프레임 단계에서 미리 파라듐 도금을 실시해 둔다.
그 후, 각 디바이스 영역(1k) 마다 리드 프레임(1) 및 밀봉 수지부(3)를 분리하는 개별화를 행한다.
여기에서는, 도 11에 나타낸 다이싱 블레이드(9)를 이용한 다이싱에 의해 밀봉 수지부(3)와 리드 프레임(1)의 절단부(1c)를 일제히 절단하여 도 12에 나타낸 바와 같은 개별화를 행한다.
이 때, 본 실시 형태 1에서는, 도 11에 나타낸 바와 같이, 일괄로 형성한 밀봉 수지부(3)의 표면측으로부터 다이싱 블레이드(9)를 진입시키고, 또한 도 17에 나타낸 다이싱 라인(1i)을 따라 다이싱 블레이드(9)를 진행시켜 각 디바이스 영역(1k) 마다 다이싱하여 개별화한다.
또, 본 실시 형태 1의 리드 프레임(1)에서는, 도 13 및 도 14에 나타낸 바와같이, 리드(1a)에서의 절단부(1c)의 두께가 외부 접속용 단자부(1b) 보다 얇게 형성되어 그 단면적이 작은 것에 의해, 도 15에 나타낸 바와 같이, 몰드 후의 다이싱에 의한 개별화시 (리드 절단시)에 밀봉 수지부(3)의 측면(3b)에 발생하는 리드 새깅(리드 버링; 1ℓ)을 저감시킬 수 있어, 리드 새깅(1ℓ)이 밀봉 수지부(3)의 이면(3a)측으로 돌출하는 것을 방지할 수 있다.
다음에, 도 18∼도 20에 나타낸 본 실시 형태 1의 리드 프레임(1)의 변형예에 대해 설명한다.
도 18 및 도 19에 나타낸 리드 프레임(1)은 밀봉 수지부(3)의 측면(3b)과 평행한 평면에서의 리드(1a)의 절단부(1c)의 단면적을 외부 접속용 단자부(1b)의 단면적 보다 작게 하는 것에 따라, 복수의 리드(1a)의 배열 방향에 대해 각각 절단부(1c) (제3 부분)의 폭을 외부접속용 단자부(1b) (제2 부분)의 폭 보다 작게 한 것이다.
즉, 복수의 리드(1a)의 각각에서의 절단부(1c)의 폭을 외부 접속용 단자부(1b)의 폭 보다 좁게 하고, 이에 의해, 밀봉 수지부(3)의 측면(3b)에 노출하는 복수의 절단부(1c)의 각각의 간극을 외부 접속용 단자부(1b)의 간극 보다 크게 할 수 있다.
따라서, 도 20에 나타낸 바와 같이, 리드 새깅(1ℓ)과 인접하는 리드(1a)의 절단부(1c)와의 거리를 크게 할 수 있고, 그 결과, 리드 새깅(1ℓ)에 의한 리드 절단부(1c) 간의 단락을 방지할 수 있다.
또, 도 18 및 조 19에 나타낸 절단부(1c)의 폭을 좁게 하는 구조에서는, 절단부(1c)의 강도를 확보하면서 리드(1a)의 평탄도 악화를 방지하기 위해서, 도 20에 나타낸 바와 같이 리드(1a)에서의 절단부(1c)의 두께를 외부 접속용 단자부(1b)의 두께와 동일하든지 그 이상으로 해도 좋다. 또, 절단부(1c)는 세밀하면서도 충분한 강도를 확보할 수 있는 경우에는, 외부 접속용 단자부(1b)의 두께 이하로 해도 좋다.
<실시 형태 2>
도 21은 본 발명의 실시 형태 2의 반도체 장치 (QFN)의 구조의 일 예를 나타내는 단면도, 도 22는 도 21에 나타낸 반도체 장치의 구조를 나타내는 측면도, 도 23은 도 21에 나타낸 반도체 장치의 구조를 나타내는 저면도, 도 24는 도 21에 나타낸 반도체 장치의 조립시 이용되는 리드 프레임의 구조의 일 예를 나타내는 평면도, 도 25은 도 24에 나타낸 리드 프레임의 테이프 부착 후의 구조의 일 예를 나타내는 단면도, 도 26은 도 21에 나타낸 반도체 장치의 조립시의 부착 상태의 구조의 일 예를 나타내는 단면도, 도 27은 도 21에 나타낸 반도체 장치의 조립시의 부착용 반도체 칩을 취득하기 위한 반도체 웨이퍼의 구조의 일 예를 나타내는 단면도이다.
도 21∼도 23에 나타낸 본 실시 형태 2의 QFN(11)은 칩 탑재부로서 태브(1e)가 아니고, 절연체에 의해 형성된 칩 고정용 테이프 (제2 막; 12)를 이용하는 것이다.
즉, 도 21에 나타낸 바와 같이, 반도체 칩(2)이 칩 고정용 테이프(12)에 고정되어 있다. 또, 칩 고정용 테이프(12)는 예를 들면 접착층을 갖는 폴리이미드 테이프 등의 절연성 테이프 부재이다.
따라서, 도 3에 나타낸 바와 같은 태브(1e) 및 이를 지지하는 서스팬션 리드(1g)가 없기 때문에, 밀봉 수지부(3)의 이면(3a)에는 도 23에 나타낸 바와 같이, 각 리드(1a)의 외부 접속용 단자부(1b)의 일부 (노출면)와 고정용 테이프(12)가 노출하고 있다.
이에 의해, 도 35에 나타낸 바와 같이, QFN(11)를 실장하는 실장 기판(15)에서 QFN(11)의 칩 고정용 테이프(12)의 하측 영역에도 최상층 배선(15a) (실장용 랜드와 동층의 배선)을 형성할 수 있어, 실장성의 향상을 도모할 수 있다.
즉, 실시 형태 1에서 설명한 QFN(5)의 경우, 실장 기판(15)에서 태브(1e)의 아래에 최상 배선층(15a) (특히 신호 배선)을 배치하면, 태브(1e)를 통해 반도체 칩(2)이 배선으로부터의 노이즈를 픽업하여 버리기 때문에, 태브(1e)의 아래에 실장 기판(15)의 최상 배선층(15a)을 배치하는 것이 곤란하다.
이 경향은 예를 들면 은 페이스트나 땜납 등을 통해 반도체 칩(2)의 주면(2b)의 반대측 면과 태브(1e)가 전기적으로 접속하고 있는 경우에는, 보다 현저하게 나타난다.
따라서, 본 실시 형태 2의 QFN(11)에 의하면, 칩 이면에 절연성의 칩 고정용 테이프(12)가 배치되기 때문에, 칩 이면의 절연을 확보할 수 있어, 실장 기판(15)의 최상 배선층(15a)으로부터의 노이즈의 영향을 경감할 수 있다. 이에 의해, 도 35에 나타낸 바와 같이, 반도체 칩(2)의 바로 아래에서도 실장 기판(15)에 신호 배선 등의 최상층 배선(15a)을 배치할 수 있다.
그 결과, 실장 기판(15)에서 배선 밀도를 높일 수 있고, 실장 기판(15)의 소형화를 도모할 수 있다. 여기에서, 실장 기판(15)에는 내부 배선(15b)이 형성되며, 이 내부 배선(15b)은 관통홀 배선(15c)을 통해 최상층 배선(15a)과 접속하고 있고, 또한 땜납 필렛(16)을 통해 QFN(11)이 리드(1a)가 최상층 배선(15a)과 접속되어 있다. 또, 최상층 배선(15a)은 땜납 레지스트막(15d)에 의해 그 일부가 피복되어 있다.
또, QFN(11)의 조립으로서는, 먼저 도 24에 나타낸 바와 같은 리드 프레임(1)에 제1 막인 절연 테이프(1f)를 부착한 도 25에 나타낸 태브 없는 리드 프레임(1)을 준비한다.
한편, 반도체 칩(2)에 대해서는, 도 27에 나타낸 바와 같이, 칩 고정용 테이프(12)가 미리 이면(7b)에 부착된 반도체 웨이퍼(7)를 준비하여 이 반도체 웨이퍼(7)를 다이싱에 의해 개별화함으로써, 이면(7b)에 칩 고정용 테이프(12)가 부착된 반도체 칩(2)을 준비하고, 이 반도체 칩(2)을 칩 고정용 테이프(12)를 통해 절연 테이프(1f) 상에 고정한다.
즉, 예를 들면 접착층을 갖는 칩 고정용 테이프(12)와 자외선 조사형 테이프(13)로 이루어지는 2층식 다이싱 테이프(14)를 반도체 웨이퍼(7)의 이면(7b)에 부착하고, 웨이퍼 상태에서 이 주면(7a)측으로부터 반도체 웨이퍼(7) 및 칩 고정용 테이프(12)를 절단함과 함께, 다이싱 테이프(14)를 하프 다이싱하여 분산하지 않을 정도로 개별화한다.
그 후, 다이싱 테이프(14)의 자외선 조사형 테이프(13)에 자외선을 조사하여 자외선 조사형 테이프(13)의 점착력을 약하게 한다.
이어서, 자외선 조사형 테이프(13)로부터 반도체 칩(2)을 벗겨 개별화하고, 도 26에 나타낸 바와 같이 개별의 반도체 칩(2)을 태브 없는 리드 프레임(1)의 절연 테이프(1f) 상에 칩 고정용 테이프(12)를 통해 고정하는 다이 본딩을 행한다.
그 후, 실시 형태 1의 QFN(5)의 조립과 동시에, 와이어 본딩, 일괄 몰드, 절연 테이프(1f)의 박리, 다이싱에 의한 패키지 개별화를 순차 행하여 도 21∼도 23에 나타낸 QFN(11)를 제조한다.
또, 본 실시 형태 2의 QFN(11)의 조립에서는, 절연 테이프(1f)의 박리에 의해 각각의 디바이스 영역(1k)에 고정된 칩 고정용 테이프(12)가 노출한다.
본 실시 형태 2의 QFN(11)에서는, 도 1에 나타낸 태브(1e) 보다 얇은 칩 고정용 테이프(12)를 이용하여 반도체 칩(2)를 지지할 수 있기 때문에, QFN(11)를 더욱 한층 박형화할 수 있음과 함께, 칩 아래에 절연성의 칩 고정용 테이프(12)를 개재시킴으로써, 칩 아래의 절연을 확실하게 확보할 수 있다.
또, 칩 고정용 테이프(12)는 몰드 후에 절연 테이프(1f)를 벗기는 것을 고려하여 박리성이 높은 것을 채용하는 것이 바람직하고, 자외선 조사형 테이프(13)와 동일하게, 자외선을 조사하여 점착력을 약하게 하는 것이 가능한 테이프재를 이용해도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 다양하게 변경 가능한 것은 말할 것도 없다.
예를 들면, 상기 실시 형태 1에서는, 일괄 몰드 후의 다이싱시에, 다이싱 블레이드(9)를 진입시키는 방향을 밀봉 수지부(3)의 표면측으로부터로 했지만, 도 28의 다른 실시 형태에 나타낸 바와 같이, 밀봉 수지부(3)의 이면(3a) 측으로부터 다이싱 블레이드(9)를 진입시켜 도 29에 나타낸 바와 같이 개별화하여도 좋다.
그 경우는, 도 16에 나타낸 밀봉 수지부(3)의 이면(3a)측의 다이싱 라인(1i)을 따라서 다이싱 블레이드(9)를 진행시켜 개별화한다.
도 28에 나타낸 바와 같이 밀봉 수지부(3)의 이면(3a) 측으로부터 다이싱 블레이드(9)를 진입시킴으로써, 다이싱 전 또는 다이싱 중의 얼라인먼트를 밀봉 수지부(3)의 이면(3a)에 노출한 리드(1a)의 외부 접속용 단자부(1b)를 검출하고, 또한 이 외부 접속용 단자부(1b)의 패턴 (단, 여기에서의 리드(1a)의 패턴은, 이에 보상하는 밀봉 수지부(3)의 이면(3a)의 수지 패턴도 포함함)을 이용하여 행할 수 있다.
이에 의해, 다이싱시의 얼라인먼트 벗어남에 의한 리드(1a)의 파손을 방지할 수 있다. 따라서, 리드(1a)의 패턴을 기본으로 얼라인먼트를 행한 후의 다이싱은 리드(1a) 측으로부터 다이싱 블레이드(9)를 진입시키는 것이 바람직하다.
또, 상기 실시 형태 1 및 2의 리드(1a)의 절단부(1c)를 얇게 하는 구조에서는, 절단부(1c)의 강도를 확보하면서 리드(1a)의 횡방향으로의 굴곡을 방지하기 위해서, 절단부(1c)의 리드폭을 외부 접속용 단자부(1b)의 리드 폭과 동일하든지, 또는 도 30의 다른 실시 형태의 리드(1a)와 같이 절단부(1c)의 폭을 외부 접속용 단자부(1b)의 폭 보다 크게 하여도 좋다.
또한, 세밀하면서도 리드(1a)의 절단부(1c)에 충분한 강도를 확보할 수 있는 경우에는 리드(1a)의 절단부(1c)를 외부 접속용 단자부(1b)의 폭 이하로 해도 좋다.
또, 리드(1a)의 절단부(1c)를 외부 접속용 단자부(1b) 보다 얇게 할 때에, 도 31 및 도 32에 나타낸 다른 실시 형태와 같이 절단부(1c)의 실장면 측만이 아니라, 실장면 측과 합하여 상측도 오목하게 하여 얇게 해도 좋다.
그리고, 도 31에 나타낸 리드(1a)는 절단부(1c)에 상측 요부(1m)를 설치한 것으로, 이에 의해 절단부(1c)의 상측에서 밀봉 수지부(3)를 오버행시킬 수 있고, 밀봉 수지부(3)와 리드(1a)의 밀착성을 향상시킬 수 있음과 함께, 리드 절단시의 밀봉 수지부(3)와 리드(1a)의 박리 응력을 저감시킬 수 있다.
또, 도 32에 나타낸 리드(1a)는 절단부(1c)에 상측 경사 요부(1n)를 설치한 것으로, 이에 의해서도 리드 절단시의 밀봉 수지부(3)와 리드(1a)의 박리 응력을 저감시킬 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
리드의 절단부의 밀봉 수지부의 측면과 평행한 평면에서의 단면적이 외부 접속용 단자부의 단면적 보다 작게 하는 것에 의해, 일괄 몰드후의 다이싱에 의해 발생하는 리드 새깅을 저감할 수 있다.

Claims (16)

  1. 복수의 측면과, 상기 복수의 측면 사이에 형성된 실장면을 갖는 밀봉 수지부(resin sealing portion)와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 복수의 전극을 갖는 반도체 칩과,
    도전체에 의해 형성되어 있고, 상기 밀봉 수지부에 의해 밀봉된 제1 부분과, 상기 실장면에 노출하는 제2 부분과, 상기 측면에 노출하는 제3 부분을 각각 갖는 복수의 리드와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 상기 복수의 리드와 상기 반도체 칩의 복수의 전극 각각을 전기적으로 접속하는 복수의 와이어를 갖고,
    상기 제2 부분의 리드의 표면에는 도금막이 형성되어 있고, 상기 제3 부분의 리드의 표면에는 도금막이 형성되어 있지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 리드는 동 또는 동합금에 의해 구성되어 있고, 상기 도금막은 상기 리드를 구성하는 동 또는 동합금에 비교해 경도가 낮은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제3 부분이 노출하는 측면과 평행한 평면에서, 상기 제3 부분의 단면적은 상기 제2 부분의 단면적 보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제3 부분은 상기 실장면 상에서 상기 밀봉 수지부에 의해 피복되어 있는 것을 특징으로 하는 반도체 장치.
  5. 복수의 측면과, 상기 복수의 측면 사이에 형성된 실장면을 갖는 밀봉 수지부와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 복수의 전극을 갖는 반도체 칩과,
    도전체에 의해 형성되어 있고, 상기 밀봉 수지부에 의해 밀봉된 제1 부분과, 상기 실장면에 노출하는 제2 부분과, 상기 측면에 노출하는 제3 부분을 각각 갖는 복수의 리드와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 상기 복수의 리드와 상기 반도체 칩의 복수의 전극 각각을 전기적으로 접속하는 복수의 와이어를 갖고,
    상기 복수의 리드에서 상기 제3 부분의 간극은 상기 제2 부분의 간극 보다 큰 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 복수의 리드의 배열 방향에 대해, 상기 제3 부분의 폭은 상기 제2 부분의 폭 보다 작은 것을 특징으로 하는 반도체 장치.
  7. 복수의 측면과, 상기 복수의 측면 사이에 형성된 실장면을 갖는 밀봉 수지부와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 복수의 전극을 갖는 반도체 칩과,
    도전체에 의해 형성되어 있고, 상기 밀봉 수지부에 의해 밀봉된 제1 부분과, 상기 실장면에 노출하는 제2 부분과, 상기 측면에 노출하는 제3 부분을 각각 갖는 복수의 리드와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 상기 복수의 리드와 상기 반도체 칩의 복수의 전극 각각을 전기적으로 접속하는 복수의 와이어를 갖고,
    상기 리드의 제3 부분의 표면에 리드 버링이 형성되며, 상기 리드 버링은 상기 리드의 제2 부분의 노출면 보다 인입되어 있는 것을 특징으로 하는 반도체 장치.
  8. 복수의 측면과, 상기 복수의 측면 사이에 형성된 실장면을 갖는 밀봉 수지부와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 복수의 전극을 갖는 반도체 칩과,
    도전체에 의해 형성되어 있고, 상기 밀봉 수지부에 의해 밀봉된 제1 부분과, 상기 실장면에 노출하는 제2 부분과, 상기 측면에 노출하는 제3 부분을 각각 갖는 복수의 리드와,
    상기 밀봉 수지부에 의해 밀봉되어 있고, 상기 복수의 리드와 상기 반도체칩의 복수의 전극 각각을 전기적으로 접속하는 복수의 와이어와,
    절연체에 의해 형성되어 있고, 상기 밀봉 수지부의 실장면에 노출하는 칩 탑재부를 갖는 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치의 제조 방법에 있어서,
    (a) 제1 프레임부와, 상기 제1 프레임부의 내측에 형성된 제2 프레임부와, 상기 제2 프레임부의 내측에 형성된 복수의 장치 영역과, 상기 복수의 장치 영역 각각에 형성된 복수의 전극 부분과, 상기 복수의 전극 부분에 부착된 제1 막을 갖는 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임의 복수의 장치 영역 상에, 각각이 복수의 전극을 갖는 복수의 반도체 칩을 고정하는 공정과,
    (c) 상기 복수의 반도체 칩의 복수의 전극과, 상기 리드 프레임의 복수의 전극 부분 각각을 복수의 와이어를 통해 전기적으로 접속하는 공정과,
    (d) 상기 복수의 반도체 칩, 복수의 와이어 및 리드 프레임의 일부를 밀봉 수지에 의해 밀봉하는 공정과,
    (e) 상기 밀봉 공정 후에 상기 복수의 전극 부분에 부착된 상기 제1 막을 제거하여, 상기 복수의 전극 부분 중 적어도 일부를 노출하는 공정과,
    (f) 상기 밀봉 공정 후에 상기 장치 영역 마다 상기 리드 프레임 및 밀봉 수지부를 분리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (e) 공정 후, 상기 (f) 공정 전에, 전극 부분의 상기 (e) 공정에 의해 노출한 부분에 도금을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (a) 공정에서 준비하는 리드 프레임은 상기 복수의 장치 영역 각각에, 상기 제1 막에 부착된 칩 탑재부를 갖고 있고, 상기 (b) 공정에서 상기 복수의 반도체 칩 각각을 상기 칩 탑재부 상에 고정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 (b) 공정에서 상기 복수의 반도체 칩 각각을 상기 제1 막 상에 절연체에 의해 형성되는 칩 탑재부인 제2 막을 통해 고정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (e) 공정에서 상기 제1 막을 제거함으로써, 상기 제2 막 중 적어도 일부를 노출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제1 막으로서 폴리이미드 테이프를 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 (f) 공정에서 상기 밀봉 수지부를 장치 영역 마다 분리하여 개별화할 때에, 상기 밀봉 수지부의 실장면에 노출하는 복수의 리드의 제2 부분을 검출하여 얼라인먼트하고, 상기 밀봉 수지부의 실장면측으로부터 다이싱 블레이드를 진입시켜 개별화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 반도체 칩을 상기 제2 막을 통해 고정할 때에, 상기 제2 막이 미리 이면에 부착된 반도체 웨이퍼를 다이싱에 의해 개별화함으로써, 이면에 제2 막이 부착된 반도체 칩을 준비하고, 이 반도체 칩을 상기 제2 막을 통해 상기 제1 막 상에 고정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688596B1 (ko) * 2003-03-06 2007-03-02 페어차일드코리아반도체 주식회사 몰디드 리드리스 패키지 및 그 제조 방법

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3704304B2 (ja) * 2001-10-26 2005-10-12 新光電気工業株式会社 リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
TW533566B (en) * 2002-01-31 2003-05-21 Siliconware Precision Industries Co Ltd Short-prevented lead frame and method for fabricating semiconductor package with the same
JP2004071670A (ja) * 2002-08-02 2004-03-04 Fuji Photo Film Co Ltd Ｉｃパッケージ、接続構造、および電子機器
JP3666594B2 (ja) * 2002-10-17 2005-06-29 ローム株式会社 パッケージ型電子部品におけるリード端子の切断方法
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
JP4141340B2 (ja) * 2003-07-16 2008-08-27 三洋電機株式会社 半導体装置の製造方法
JP4372508B2 (ja) * 2003-10-06 2009-11-25 ローム株式会社 リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置
US20060125062A1 (en) * 2004-12-15 2006-06-15 Zuniga-Ortiz Edgar R Semiconductor package having improved adhesion and solderability
KR100738730B1 (ko) 2005-03-16 2007-07-12 야마하 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
US20060284290A1 (en) * 2005-06-17 2006-12-21 Joseph Cheng Chip-package structure and fabrication process thereof
JP4635202B2 (ja) * 2005-07-20 2011-02-23 国立大学法人九州工業大学 両面電極パッケージの製造方法
JP2007123568A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
US20070132075A1 (en) * 2005-12-12 2007-06-14 Mutsumi Masumoto Structure and method for thin single or multichip semiconductor QFN packages
US7608916B2 (en) * 2006-02-02 2009-10-27 Texas Instruments Incorporated Aluminum leadframes for semiconductor QFN/SON devices
KR100753795B1 (ko) 2006-06-27 2007-08-31 하나 마이크론(주) 반도체 패키지 및 그 제조 방법
US20080079124A1 (en) * 2006-10-03 2008-04-03 Chris Edward Haga Interdigitated leadfingers
JP5232394B2 (ja) * 2007-02-28 2013-07-10 ローム株式会社 半導体装置の製造方法
JP2008235557A (ja) * 2007-03-20 2008-10-02 Rohm Co Ltd リードフレームおよび半導体装置
JP4878580B2 (ja) * 2007-05-30 2012-02-15 ルネサスエレクトロニクス株式会社 リードフレームおよびその製造方法、半導体装置およびその製造方法
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2009252778A (ja) * 2008-04-01 2009-10-29 Sharp Corp 半導体パッケージの製造方法
DE102008002391A1 (de) * 2008-06-12 2009-12-17 Robert Bosch Gmbh Gehäuse zur Verpackung eines Bauelements und Herstellungsverfahren für ein Gehäuse
US7612436B1 (en) 2008-07-31 2009-11-03 Micron Technology, Inc. Packaged microelectronic devices with a lead frame
JP5217800B2 (ja) 2008-09-03 2013-06-19 日亜化学工業株式会社 発光装置、樹脂パッケージ、樹脂成形体並びにこれらの製造方法
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
KR20120009702A (ko) * 2010-07-20 2012-02-02 삼성전자주식회사 필름 회로 기판의 제조 방법 및 칩 패키지의 제조 방법
JP5352623B2 (ja) * 2011-06-01 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
DE102012104882B4 (de) * 2012-06-05 2017-06-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Halbleiterbauteilen und damit hergestelltes optoelektronisches Halbleiterbauteil
JP6136152B2 (ja) * 2012-09-11 2017-05-31 日本電気株式会社 モジュール部品の製造方法
US9123712B1 (en) * 2013-07-24 2015-09-01 Stats Chippac Ltd. Leadframe system with warp control mechanism and method of manufacture thereof
JP6268793B2 (ja) * 2013-08-02 2018-01-31 大日本印刷株式会社 リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置の多面付け体、リードフレーム、樹脂付きリードフレーム、光半導体装置
US20160181180A1 (en) * 2014-12-23 2016-06-23 Texas Instruments Incorporated Packaged semiconductor device having attached chips overhanging the assembly pad
CN107534024B (zh) * 2016-01-22 2018-10-26 京瓷株式会社 电子部件收纳用封装体、多连片布线基板、电子装置以及电子模块
JP6603169B2 (ja) 2016-04-22 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6837314B2 (ja) * 2016-11-01 2021-03-03 旭化成エレクトロニクス株式会社 半導体装置
CN106601636B (zh) 2016-12-21 2018-11-09 江苏长电科技股份有限公司 一种贴装预包封金属导通三维封装结构的工艺方法
TWI600072B (zh) * 2017-01-23 2017-09-21 Linco Technology Co Ltd Coated film burr removal method
JP7268988B2 (ja) * 2018-11-08 2023-05-08 新光電気工業株式会社 電子部品及び電子部品の製造方法
JP7147501B2 (ja) * 2018-11-19 2022-10-05 ローム株式会社 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2588695B1 (fr) * 1985-10-11 1988-07-29 Eurotechnique Sa Procede de fabrication d'un microboitier, microboitier a contacts effleurants et application aux cartes contenant des composants
EP0424530B1 (en) * 1988-07-08 1996-10-02 Oki Electric Industry Company, Limited Resin-sealed semiconductor device
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
US6483180B1 (en) * 1999-12-23 2002-11-19 National Semiconductor Corporation Lead frame design for burr-free singulation of molded array packages
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
JP3429246B2 (ja) * 2000-03-21 2003-07-22 株式会社三井ハイテック リードフレームパターン及びこれを用いた半導体装置の製造方法
JP2001326295A (ja) * 2000-05-15 2001-11-22 Rohm Co Ltd 半導体装置および半導体装置製造用フレーム
US6400004B1 (en) * 2000-08-17 2002-06-04 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package
US6448107B1 (en) * 2000-11-28 2002-09-10 National Semiconductor Corporation Pin indicator for leadless leadframe packages
US6677667B1 (en) * 2000-11-28 2004-01-13 National Semiconductor Corporation Leadless leadframe package design that provides a greater structural integrity
US6424024B1 (en) * 2001-01-23 2002-07-23 Siliconware Precision Industries Co., Ltd. Leadframe of quad flat non-leaded package
JP3628971B2 (ja) * 2001-02-15 2005-03-16 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688596B1 (ko) * 2003-03-06 2007-03-02 페어차일드코리아반도체 주식회사 몰디드 리드리스 패키지 및 그 제조 방법

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Publication number Publication date
US20030006492A1 (en) 2003-01-09
TW550776B (en) 2003-09-01
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