KR100373138B1 - 와이어본딩을 위한 리드프레임상의 도금부 제조 방법 - Google Patents
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Abstract
본 발명에 따른 와이어본딩을 위한 리드프레임상의 도금부 제조 방법은, 와이어본딩을 위한 소정의 표적도금부가 포함되도록, 상기 표적도금부의 허용오차범위보다 넓게 리드프레임상에 도금하는 단계, 상기 표적도금부의 경계선을 구획하기 위해, 상기 경계선과 접한 외측의 소정 영역을 노광 및 현상시키는 단계, 상기 노광 및 현상된 영역을 에칭하는 단계, 및 상기 에칭을 통해 형성된 에칭부 상부로 연장된 도금부를 제거하는 단계를 포함하여 보다 효과적으로 리드프레임상에 도금부를 설정하고 몰딩함으로써 반도체칩의 불량률을 극소화하는 것을 특징으로 한다.
Description
본 발명은 반도체 패키징에 있어 리드프레임상의 도금부 제조 방법에 관한 것으로, 보다 상세하게는, 각종 전자회로 및 배선이 적층되어 형성된 단일소자 및 집적회로 등의 반도체를 먼지, 습기, 전기적, 기계적 부하등의 각종 외부환경으로부터 보호하고 상기 반도체의 전기적 성능을 최적화하고 극대화시키며, 수율을 높이기 위해, 마이크로리드프레임(Microlead frame, MLF)과 같이 바디사이즈가 작은 패키지의 리드프레임상에 와이어본딩을 통해 메인보드로의 신호 입출력 단자를 형성하고 봉지수단을 이용하여 반도체를 패키징하는데 있어, 상기한 와이어본딩을 위해 리드프레임상에 도금부를 정확하게 포지셔닝하여 제조하기 위한 방법에 관한 것이다.
통상적으로 리드프레임의 제조방법은 크게 두 가지로 분류되는 데, 스템핑(stamping)에 의한 방법과 에칭(etching)에 의한 방법이다. 스템핑방식은순차 이송형 프레스 금형장치에 의해 자재를 순차적으로 이송시키면서 타발함으로써 소정 형상의 제품을 제작하는 것으로, 주로 리드의 수가 많지 않은 리드프레임의 대량생산에 많이 이용된다. 그리고, 상기 에칭방식은 화학적 에칭방법에 의한 것으로 미세한 리드패턴의 리드프레임과 다품종 소량생산에 적합하다.
리드프레임의 제조공정중 에칭방법에 의한 리드프레임 제조공정은 리드프레임의 설계가 완료된 상태에서 자재를 전처리하는 세정단계, 포토레지스트 코팅단계, 노광단계, 현상단계, 에칭단계, 박리단계, 및 도금단계와 리드프레임의 종류에 따라 탑재부를 하측으로 절곡하는 절곡단계(downset step)와 테이핑단계의 후처리단계 등으로 이루어진다.
상술한 바와 같이 제조된 리드프레임에 반도체소자를 안착하여 몰딩시키기 위한 방법에 있어서, 리드프레임 자재에 도금공정을 실시하는 이유는 통상적으로 반도체소자와 리드의 와이어 본딩시 접합성을 개선하며 와이어에 따른 저항을 줄이기 위해 실시하게 된다.
그런데, 현재 전자제품의 눈부신 발전과 이를 뒷바침하는 반도체 패키징 기술의 발달로, 전자제품등에 장착되는 반도체 패키지가 극소형화되고 있는데, 이러한 반도체 패키지중 마이크로리드프레임(MicroLeadFrame), 즉, MLF 패키지가 각광을 받고 있으며, 이 MLF는 극소형 반도체 소자의 기능을 외부회로에 전달해줌과 아울러 하나의 부품으로서 지지해주는 역할을 한다.
상기 MLF(10)는 도1에 도시되어 있는 바와 같이, 통상 반도체소자가 안착되는 탑재부(11, 일명 '패드'라 함)와, 상기 탑재부(11)의 네 모서리에서 탑재부(11)와 일체로 형성되어 탑재부(11)를 지지 고정해 주는 타이바(15)와, 탑재부(11)의 주변 둘레에 배열되어 반도체소자의 신호를 전달하도록 와이어로 연결되는 내부리드(17a)(inner lead)와, 상기 내부리드(17a)로 전달된 신호를 외부로 전달하도록 상기한 내부리드(17a)의 외측으로 연장된 외부리드(17b)로 이루어진 복수개의 리드(17)와, 상기 외부리드(17b)와 내부리드(17a)의 경계선상에 위치되며 몰딩공정시 봉지재의 누출을 방지하도록 리드(17)의 두께와 동일한 두께로 리드(17)들 사이에 연결 형성되는 댐바(13)로 구성되어 있다.
이러한 MLF(10)와 같이 작은 바디사이즈를 갖는 리드프레임의 패키징 작업을 위해서는 상기한 도금공정에 있어, 리드프레임의 크기가 미세하기 때문에, 도1에 도시된 바와 같이 도금이 대칭이 맞지 않거나 또는 표적 위치로부터 벗어나 와이어 본딩시 불량이 발생하게 된다. 현재, 이러한 리드프레임에 대한 도금은 정확한 포지셔닝의 문제로 인해 불량률이 거의 40 내지 50%에 이르고 있다.
따라서, 상기한 MLF와 같이 작은 바디사이즈를 갖는 리드프레임상의 도금의 정확하게 포지셔닝하여 제조함으로써 리드프레임의 와이어본딩 작업시 불량률을 감소시키고 생산 수율을 증가시키기 위해, 보다 정확한 도금 제조 방법이 필요하게 되었다.
따라서, 본 발명은 상술한 문제점을 감안하여 이루어진 것으로서, 본 발명의 목적은 리드프레임상에 도금작업시 표적 영역에 정확하게 도금하여 와이어본딩시 발생할 수 있는 불량률을 감소시키고, 반도체칩의 생산 수율을 증가시키며, 페키징후에 습기의 침투를 최소화하기 위해, 리드프레임과 리드상에 표적도금부보다 넓게 광역 도금하고 소정의 표적도금부를 구획하며 상기 표적도금부의 경계선으로부터 소정범위의 영역을 에칭후 상기 소정의 표적도금부를 벗어나 에칭부 상부로 연장 돌출된 연장 도금부는 표적도금부에 맞게 제거시키는, 와이어본딩을 위한 리드프레임상의 도금부 제조 방법을 제공함에 있다.
도1은 종래의 도금된 상태의 MLF로서 도금부가 점선으로 표시된 표적도금부와 어긋나 불량이 발생한 상태의 평면도이다.
도2는 본 발명의 바람직한 실시예로, 도금부 제조 방법에 따라 초기에 점선의 표적도금부보다 넓게 도금된 단계의 MLF의 평면도이다.
도3은 도2에서와 같이 도금된 단계의 본 발명의 바람직한 실시예의 MLF의 단면도이다.
도4는 본 발명의 바람직한 실시예의 도3의 MLF의 도금부를 구획하기 위해, 표적도금부의 경계선으로부터 외측으로 소정 영역을 노광시킨 상태의 단면도이다.
도5는 본 발명의 바람직한 실시예에 따른 도4의 노광후 현상시킨 부분을 에칭시킨 후 에칭부의 상부로 도금부가 연장된 상태의 단면도이다.
도6은 본 발명의 바람직한 실시예에 따라 도5의 연장되어 돌출된 연장도금부가 스트리핑된 상태의 단면도이다.
도7은 본 발명의 바람직한 실시예에 따라 도2내지 도6의 단계를 거쳐 제조된 도금부의 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
10:MLF 11:탑재부
13:댐바 15:타이바
17a:내부리드 17:리드
17b:외부리드 19:표적도금부
21:광역도금부 23:연장도금부
25:에칭부
이와 같은 목적을 달성하기 위하여 본 발명에 따른, 와이어본딩을 위해 리드프레임상에 도금부를 제조하는 방법은, 와이어본딩을 위한 소정의 표적도금부가 포함되도록, 상기 표적도금부의 허용오차범위보다 넓게 리드프레임상에 도금하는 단계, 상기 표적도금부의 경계선을 구획하기 위해, 상기 경계선과 접한 외측의 소정 영역을 노광 및 현상시키는 단계, 상기 노광 및 현상된 영역을 에칭하는 단계, 및 상기 에칭을 통해 형성된 에칭부 상부로 연장된 연장도금부를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 일 실시예에 관하여 첨부한 도면을 참조하여 상세하게 설명한다.
도면을 참고하면, 도2 및 도3에는, 본 발명의 바람직한 실시예로 와이어본딩을 위한 MLF상의 도금부 제조 방법에 따라, 점선으로 표시된 도금하고자 하는 소정의 표적도금부(19)의 허용오차 범위보다 넓게 도금된 단계의 MLF(10)가 도시되어 있다.
도4는 상기 표적도금부(19)보다 넓게 도금된 단계의 MLF(10)의광역도금부(21)를 구획하여 표적도금부(19)를 확정하고 이를 벗어난 도금부를 에칭하여 제거하기 위해, 구획된 경계선 외측의 소정 영역을 노광시킨 상태의 단면도이며, 도5는 상기 노광후 현상시킨 부분을 에칭시켜 형성된 에칭부(25) 상부로 연장 돌출된 남겨진 연장도금부(23)를 나타내며, 상기 에칭부(25)의 상부에 에칭후 남겨져 연장된 연장도금부(23)가 스트리핑을 통해 제거된 단계의 단면도가 도6에 도시되어 있다. 도8에는, 상기 단계를 거쳐 완성된 MLF(10) 상에 제조된 표적도금부(19)가 도시되어 있다.
다음에, 이와 같이 구성된 본 발명의 작용 및 효과를 설명한다.
본 발명의 바람직한 실시예에 따라, MLF(10)상의 탑재부(11)에 반도체소자를 탑재하고 이 반도체소자를 와이어를 통해 리드(17)에 연결할 때, 와이어의 접합성을 개선하여 와이어본딩이 우수하게 이루어지게 하기 위해, 도금하고자 하는 표적도금부(19) 위치에 도금이 정확하게 이루어져야 한다. 보다 정확하게 표적도금부(19)에만 도금을 실시하기 위해, 표적도금부(19)보다 넓게 광역도금을 실시하며, 표적도금부(19)의 정확한 구획을 위해 광역도금 후 표적도금부(19)의 외측으로 광역도금부(21) 하부에 위치되는 리드(17)에 대해 에칭을 실시하여 상기 에칭으로 형성된 에칭부(25)에 의해 표적도금부(19)에 대한 경계선이 확정되고 이때, 에칭후 남겨진 광역도금부(21)의 일부가 에칭부(25)상에 연장 돌출된 형태로 되고 연장 돌출된 광역도금부(21)의 연장도금부(23)를 제거함으로써 목표로하는 표적도금부(19)에만 도금이 이루어지도록 한다.
보다 상세하게 설명하면, 상기 표적도금부(19)의 경계선은 적어도 표적도금부(19)의 허용오차범위내에는 형성되어야 와이어본딩이 표적도금부(19) 상에서 이루어지고 와이어의 접합성을 개선시킬 수 있게 된다.
따라서, 도2와 3에 도시되어 있는 바와 같이, 보다 우수한 와이어본딩을 위해 도금이 필요한 소정의 규격사이즈(도면상에 점선으로 표시됨)를 갖는 표적도금부(19)가 도금공정시 이루어지는 도금 범위내에 포함되도록, 상기 표적도금부(19)의 허용오차범위보다 넓게 MLF(10)상에 도금하여 광역도금부(21)를 형성한다.
다음에, 표적도금부(19)를 벗어나 연장되는 광역도금부(21)의 불필요한 연장도금부(23)를 제거시켜 소정의 표적도금부(19)만을 MLF(10)상에 남기기 위해 광역도금부(21)를 가로지르는 경계선을 형성시켜야 하는 데, 상기한 바와 같이, 본 발명의 경계선을 형성시키기 위해, 패턴이 형성된 포토레지스터를 사용하여 포토마스킹 후, 도4 및 도5에서와 같이, 노광, 현상 및 에칭을 실시한다.
상기 에칭 방법은 원하는 규격사이즈보다 넓게 도금이 이루어진 MLF(10)의 리드(17) 상에 상기한 규격사이즈의 라인(점선)을 따라 리드(17)의 외측으로 소정의 범위까지 노광 및 현상시켜 에칭을 통해 에칭부(25)를 형성하여 리드(17)상의 광역도금부(21)에 제거를 위한 경계선을 형성시킨다.
상기 에칭은 표적도금부(19)를 구획하는 작용을 하지만, 또한, MLF(10)상에 도금이 이루어져 도금부가 리드(17)부와 평면상에서 접촉하는 경우 외부의 습기가 도금부와 리드(17)의 사이로 스며들어 본딩을 약화시키고 습기에 약한 전자제품의 전기적 특성을 악화시킴으로써 전기적 불안정을 발생시키게 되는 경우를 방지하기 위해, 상기 에칭이 홈형태의 에칭부(25)를 생성시켜 오목한 형태의 차단벽을 형성시킴으로써 부가적으로 외부로부터 침투하는 습기를 차단하는 역할도 수행하게 된다.
상기한 표적도금부(19)의 규격사이즈를 넘어 광역도금이 실시되었기 때문에, 상기 에칭부(25)는 표적도금부(19)의 경계선으로부터 외측으로 일부 광역도금부(21)의 하부에 형성된다. 따라서, 에칭이 실시된 이후에, 도5에 도시되어 있는 바와같이, 광역도금부(21)의 일부인 연장도금부(23)가 에칭에 의해 형성된 에칭부(25)의 상부로 연장되어 남게 된다. 상기 에칭부(25)의 상부에 형성된 광역도금부(21)의 연장도금부(23)는 연장도금부(23)가 소정의 표적도금부(19)만을 남겨놓은 채로 제거될 수 있도록, 스트리핑된다.
에칭부(25)상으로 연장된 연장도금부(23)를 스트리핑시킴으로써, 도6과 도7에 도시된 바와 같이, 표적도금부(19)가 정확하게 포지셔닝되어 제조 완료되고, 도금된 MLF(10)의 탑재부(11) 상에 반도체소자가 탑재되고 상기 반도체소자와 본딩된 와이어가 리드(17)상의 표적도금부(19)로 연장되어 본딩된다. 반도체소자와의 와이어 본딩이 완료되고 나면 몰딩이 형성되어 통상적인 반도체 패키지로 제조되어 진다.
앞에서 설명한 바와 같이 본 발명에 의한 와이어본딩을 위한 리드프레임상의 도금부 제조 방법에 의하면, 도금부를 정확하게 구획하여 표적도금부를 제외한 나머지 불필요한 연장도금부는 제거함으로써, 상기 표적도금부가 소정의 범위내에 정확하게 포지셔닝되어 제조되게 하며, 페키징 후 습기의 침투를 최소화하는 등의 매우 뛰어난 효과가 있다.
본 발명은 리드프레임 중 MLF의 도금부 제조 방법에 관하여만 기술하고 있지만, 이는 본 발명의 바람직한 실시예를 위해 기술한 것이지 그 크기, 구조 및 형태에 의해 제안되지 않으면서 본 발명의 범위를 한정하지 않으며, 본 발명의 범위는 이하 첨부된 청구범위를 벗어나지 않는 범위내에서 수정 및 변경이 가능함을 당업자들은 인지해야 한다
Claims (2)
- 와이어본딩을 위한 소정의 표적도금부가 포함되도록, 상기 표적도금부의 허용오차범위보다 넓게 리드프레임상에 도금하는 단계;상기 표적도금부의 경계선을 구획하기 위해, 상기 경계선과 접한 외측의 소정 영역을 노광 및 현상시키는 단계;상기 노광 및 현상된 영역을 에칭하는 단계; 및상기 에칭을 통해 형성된 에칭부 상부로 돌출되어 연장된 연장도금부를 제거하는 단계를 포함하는 것을 특징으로 하는 와이어본딩을 위한 리드프레임상의 도금부 제조 방법.
- 제1항에 있어서, 상기 에칭부 상부로 돌출되어 연장된 연장도금부의 제거는 스트리핑을 통해 이루어지는 것을 특징으로 하는 와이어본딩을 위한 리드프레임상의 도금부 제조 방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858748A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | リ−ドフレ−ム |
| JPH02210854A (ja) * | 1989-02-09 | 1990-08-22 | Mitsui High Tec Inc | 半導体装置に用いるリードフレームの製造方法 |
| KR940008046A (ko) * | 1992-12-30 | 1994-04-28 | 조희재 | 리드프레임 제조방법 |
| KR970077395A (ko) * | 1996-05-27 | 1997-12-12 | 김광호 | 와이어 본딩을 위한 내부 리드 도금 방법 |
-
2001
- 2001-01-06 KR KR10-2001-0000855A patent/KR100373138B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858748A (ja) * | 1981-10-05 | 1983-04-07 | Hitachi Ltd | リ−ドフレ−ム |
| JPH02210854A (ja) * | 1989-02-09 | 1990-08-22 | Mitsui High Tec Inc | 半導体装置に用いるリードフレームの製造方法 |
| KR940008046A (ko) * | 1992-12-30 | 1994-04-28 | 조희재 | 리드프레임 제조방법 |
| KR970077395A (ko) * | 1996-05-27 | 1997-12-12 | 김광호 | 와이어 본딩을 위한 내부 리드 도금 방법 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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