JPH079960B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH079960B2 JPH079960B2 JP3200257A JP20025791A JPH079960B2 JP H079960 B2 JPH079960 B2 JP H079960B2 JP 3200257 A JP3200257 A JP 3200257A JP 20025791 A JP20025791 A JP 20025791A JP H079960 B2 JPH079960 B2 JP H079960B2
- Authority
- JP
- Japan
- Prior art keywords
- tab
- lead
- leads
- semiconductor device
- suspension lead
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はフラットパッケージ型の
半導体装置に関し、特に多ピン化を図った半導体装置に
関するものである。
半導体装置に関し、特に多ピン化を図った半導体装置に
関するものである。
【０００２】
【従来の技術】一般にフラットパッケージ型の半導体装
置はデュアルインライン型のパッケージに比較して薄型
化及び多ピン化が容易であり、しかも実装用回路基板
（プリント基板）への実装はチップキャリアパッケージ
と略同程度の実装作業でよいという利点からその需要は
増大している。この種の半導体装置は通常金属薄板を打
抜成形して得られたリードフレームに半導体素子ペレッ
トを固着しかつリードとの間に電気的接続を行った上
で、ペレットやリードとの接続部を方形（正方形、長方
形）でかつ薄肉のパッケージ形状にプラスチック封止し
た構成としている。そして、このようにパッケージの平
面形状を方形にしたときには、図１に示すようにパッケ
ージ本体１の一角部を面取り形成し、この面取り部２を
複数本のピン（リード）３のインデックスとして利用し
ているのである。
置はデュアルインライン型のパッケージに比較して薄型
化及び多ピン化が容易であり、しかも実装用回路基板
（プリント基板）への実装はチップキャリアパッケージ
と略同程度の実装作業でよいという利点からその需要は
増大している。この種の半導体装置は通常金属薄板を打
抜成形して得られたリードフレームに半導体素子ペレッ
トを固着しかつリードとの間に電気的接続を行った上
で、ペレットやリードとの接続部を方形（正方形、長方
形）でかつ薄肉のパッケージ形状にプラスチック封止し
た構成としている。そして、このようにパッケージの平
面形状を方形にしたときには、図１に示すようにパッケ
ージ本体１の一角部を面取り形成し、この面取り部２を
複数本のピン（リード）３のインデックスとして利用し
ているのである。
【０００３】近年の半導体装置は益々高密度化されかつ
多ピン化される傾向にある。この反面、設計、製作ある
いは実装上の理由からパッケージの本体形状や寸法を一
定に保つことが要求されることがある。したがって、こ
のような場合はリードピッチを可及的に小さくしかつパ
ッケージ本体１の四周側長を最大に利用してピン３を配
設することにより多ピン化に対応せざるを得ない。
多ピン化される傾向にある。この反面、設計、製作ある
いは実装上の理由からパッケージの本体形状や寸法を一
定に保つことが要求されることがある。したがって、こ
のような場合はリードピッチを可及的に小さくしかつパ
ッケージ本体１の四周側長を最大に利用してピン３を配
設することにより多ピン化に対応せざるを得ない。
【０００４】しかしながら、前記従来の半導体装置で
は、インデックスとしての面取り部２を設けたことによ
りこの部分にはピン３を設けておらず、このためパッケ
ージ本体の四周側の利用度が低下されて多ピン化の障害
になっている。また、面取り部２にピンを配設していな
いため、特に面取り部２に接する周側面１ａと１ｂにお
いては、ピンをパッケージ本体１の中心０に対して対称
に配列できず、これにより設計、製作や実装において不
利が生ずることがある。更に詳細に後述するが、面取り
部２にピンを設けないことからこれに対応するリードフ
レームの相当部位には当然リードを設けておらず、これ
がためプラスチックの洩れが生じて外観の低下やパッケ
ージの欠けを誘発し、商品価値を低下させるという問題
もある。
は、インデックスとしての面取り部２を設けたことによ
りこの部分にはピン３を設けておらず、このためパッケ
ージ本体の四周側の利用度が低下されて多ピン化の障害
になっている。また、面取り部２にピンを配設していな
いため、特に面取り部２に接する周側面１ａと１ｂにお
いては、ピンをパッケージ本体１の中心０に対して対称
に配列できず、これにより設計、製作や実装において不
利が生ずることがある。更に詳細に後述するが、面取り
部２にピンを設けないことからこれに対応するリードフ
レームの相当部位には当然リードを設けておらず、これ
がためプラスチックの洩れが生じて外観の低下やパッケ
ージの欠けを誘発し、商品価値を低下させるという問題
もある。
【０００５】
【発明が解決しようとする課題】本願発明の目的は半導
体装置の多ピン化を可能とすると共にその設計、製作、
実装を容易にすることにある。
体装置の多ピン化を可能とすると共にその設計、製作、
実装を容易にすることにある。
【０００６】
【課題を解決するための手段】図５に記載されるようタ
ブ１４の角部から離れてその近くにタブ吊りリード２１
を設け、このタブ吊りリード２１の終端をタブの角部に
対応した封止体の角部近傍に連結することによりタブ１
４を支持させる。更に、このリードフレーム１８は、タ
ブ吊りリード２１にリードを近接して配置させることに
よりリードとタブ吊りリードとの隙間を可及的に小さく
させる。そして、タブ吊りリードに近接され、かつタブ
吊りリードとタブの角部との間から延びるリードが、タ
ブ吊りリードが設けられる一辺に対して縦方向に延びる
タブの一辺から延びる複数のリードとその終端が同一方
向になるようにリードを設けた。
ブ１４の角部から離れてその近くにタブ吊りリード２１
を設け、このタブ吊りリード２１の終端をタブの角部に
対応した封止体の角部近傍に連結することによりタブ１
４を支持させる。更に、このリードフレーム１８は、タ
ブ吊りリード２１にリードを近接して配置させることに
よりリードとタブ吊りリードとの隙間を可及的に小さく
させる。そして、タブ吊りリードに近接され、かつタブ
吊りリードとタブの角部との間から延びるリードが、タ
ブ吊りリードが設けられる一辺に対して縦方向に延びる
タブの一辺から延びる複数のリードとその終端が同一方
向になるようにリードを設けた。
【０００７】
【作用】本発明のリードフレーム１８では、リードとタ
ブ吊りリード２１との間の隙間が小さいので、半導体装
置の多ピン化を可能とすると共にその設計、製作、実装
を容易にすることができる。また、レジンがこの隙間２
２を通ってダム１９に流れ出ること、つまり図５Ａ部に
おけるレジン流れ（はみ出し）を少なく抑えることがで
きる。
ブ吊りリード２１との間の隙間が小さいので、半導体装
置の多ピン化を可能とすると共にその設計、製作、実装
を容易にすることができる。また、レジンがこの隙間２
２を通ってダム１９に流れ出ること、つまり図５Ａ部に
おけるレジン流れ（はみ出し）を少なく抑えることがで
きる。
【０００８】
【実施例】以下、本発明を図示の実施例により説明す
る。
る。
【０００９】図２は本発明のリードフレームを用いた半
導体装置の全体斜視図、図３はその一部断面図であり、
１０はパッケージ本体、１１はその四周囲側面に突設し
たリード（ピン）である。前記パッケージ本体１０はレ
ジン（プラスチック）材をモールド成形する等して全体
を偏平にかつその平面形状を長方形等の方計に形成して
おり、前記リード１１の内端部、すなわちインナーリー
ド１２や半導体素子ペレット１３を内装封止している。
半導体素子ペレット１３は略正方形のタブ１４上面に固
着し、その電極パッドと前記各リード１１のインナーリ
ード１２とをワイヤ１５にて接続している。また前記パ
ッケージ本体１０は一角部を面取りした形状としてこれ
をインデックス１６として構成している。一方、前記リ
ード１１は夫々等しいピッチにてパッケージ本体１０の
四周囲側面に並設しかつそのアウターリード１７を四周
外方に向けて突設している。この場合、アウターリード
１７は段上に折曲し、図外の実装用プリント基盤上にパ
ッケージ本体１０を載置したときにアウターリード１７
先端部がプリント基盤の配線に接触できるようにしてい
る。また、このリード１７はパッケージ本体１０の中心
位置に対して対称形となるように配設すると共にパッケ
ージ本体１０の四周囲を最大限に有効利用するように配
設しており、したがって前記リード１１の一部、本例で
はリード１１ａと１１ｂは前記パッケージ本体１０の面
取りされた側面、つまりインデックス１６面に配設し、
この面から各アウターリド１７ａ、１７ｂを夫々直角方
向に突設させている。
導体装置の全体斜視図、図３はその一部断面図であり、
１０はパッケージ本体、１１はその四周囲側面に突設し
たリード（ピン）である。前記パッケージ本体１０はレ
ジン（プラスチック）材をモールド成形する等して全体
を偏平にかつその平面形状を長方形等の方計に形成して
おり、前記リード１１の内端部、すなわちインナーリー
ド１２や半導体素子ペレット１３を内装封止している。
半導体素子ペレット１３は略正方形のタブ１４上面に固
着し、その電極パッドと前記各リード１１のインナーリ
ード１２とをワイヤ１５にて接続している。また前記パ
ッケージ本体１０は一角部を面取りした形状としてこれ
をインデックス１６として構成している。一方、前記リ
ード１１は夫々等しいピッチにてパッケージ本体１０の
四周囲側面に並設しかつそのアウターリード１７を四周
外方に向けて突設している。この場合、アウターリード
１７は段上に折曲し、図外の実装用プリント基盤上にパ
ッケージ本体１０を載置したときにアウターリード１７
先端部がプリント基盤の配線に接触できるようにしてい
る。また、このリード１７はパッケージ本体１０の中心
位置に対して対称形となるように配設すると共にパッケ
ージ本体１０の四周囲を最大限に有効利用するように配
設しており、したがって前記リード１１の一部、本例で
はリード１１ａと１１ｂは前記パッケージ本体１０の面
取りされた側面、つまりインデックス１６面に配設し、
この面から各アウターリド１７ａ、１７ｂを夫々直角方
向に突設させている。
【００１０】図４は前記半導体装置に適用されたリード
フレーム１８を示す。このリードフレーム１８は４２ア
ロイ等からなる知冊状の金属薄版を打抜成形あるいはエ
ッチング等に多連形成しており、本例では５個のパッケ
ージに相当するリード等を連設した多連フレームとして
構成している。各パッケージ相当箇所は、その要部を図
５に合わせて示すように、中央に形成された方形のタブ
１４の周囲に複数本のリード１１の各インナーリード１
２を放射状に配設すると共に各リード１１は枠上のダム
１９により一体に連結し、かつ各リード１１のアウター
リード１７は当ピッチ間隔で四周囲方向に延設してフレ
ーム部２０に連結している。また、前記タブ１４はその
四角部にタブ吊りリード２１を設け、このタブ吊りリー
ド２１を前記ダム１９に連結することによりタブ１４を
フレーム部２０に支持している。更に、このリードフレ
ーム１８は、前記インデックス１６に配設するリード11
a、１１ｂとタブ吊りリード２１に近接配置し、リード１
１ａ、１１ｂとタブ吊りリード２１との間の隙間２２を
可及的に小さくしている。因みに、図７に示す本願発明
に先だって考えられたリードフレーム１８ａではリード
１１ａ、１１ｂに相当するものが存在していないため、
タブ吊りリード２１と近接するリード１１との間の隙間
２２Ａが大きなものとなっている。
フレーム１８を示す。このリードフレーム１８は４２ア
ロイ等からなる知冊状の金属薄版を打抜成形あるいはエ
ッチング等に多連形成しており、本例では５個のパッケ
ージに相当するリード等を連設した多連フレームとして
構成している。各パッケージ相当箇所は、その要部を図
５に合わせて示すように、中央に形成された方形のタブ
１４の周囲に複数本のリード１１の各インナーリード１
２を放射状に配設すると共に各リード１１は枠上のダム
１９により一体に連結し、かつ各リード１１のアウター
リード１７は当ピッチ間隔で四周囲方向に延設してフレ
ーム部２０に連結している。また、前記タブ１４はその
四角部にタブ吊りリード２１を設け、このタブ吊りリー
ド２１を前記ダム１９に連結することによりタブ１４を
フレーム部２０に支持している。更に、このリードフレ
ーム１８は、前記インデックス１６に配設するリード11
a、１１ｂとタブ吊りリード２１に近接配置し、リード１
１ａ、１１ｂとタブ吊りリード２１との間の隙間２２を
可及的に小さくしている。因みに、図７に示す本願発明
に先だって考えられたリードフレーム１８ａではリード
１１ａ、１１ｂに相当するものが存在していないため、
タブ吊りリード２１と近接するリード１１との間の隙間
２２Ａが大きなものとなっている。
【００１１】尚、前記リードフレーム１８の各パッケー
ジの一隅部には、打ち抜きを行わないゲート上面板部２
９を設け、後述するようにレジンモールドの際のレジン
流を規制するようにしている。２９Ａは従来のゲート上
面板部である。また、図４のようにリードフレーム１８
の内側には複数個のガイド孔２３を形成し、自動組立の
際の送りに利用される。
ジの一隅部には、打ち抜きを行わないゲート上面板部２
９を設け、後述するようにレジンモールドの際のレジン
流を規制するようにしている。２９Ａは従来のゲート上
面板部である。また、図４のようにリードフレーム１８
の内側には複数個のガイド孔２３を形成し、自動組立の
際の送りに利用される。
【００１２】以上の構成のリードフレーム１８では、タ
ブ１４やインナーリード１２に金等のめつきを施した
後、タブ１４表面には半導体素子ペレット１３を公知の
金シリコン共晶等により固着し、かつペレット１３とイ
ンナーリード１２間にワイヤ１５を接続して電気的接続
を行う。しかる後、図６に示すように、リードフレーム
１８を上、下のレジンモールド型２４、２５内にセット
してそのキャビティ２６内にタブ１４、インナーリード
１２、ペレット１３、ワイヤ１５を配置し、下モールド
型２５内に形成したゲート２７から封止用レジン２８を
キャビティ２６内に圧送する。このとき、リードフレー
ム１８に設けたゲート上面板部２９をゲート２７の直上
位置に配置し、ゲート２７から吐き出されたレジンをキ
ャビティ奥方へ誘導させる。また、キャビティ内へ圧送
されたレジンはリードフレーム１８の隙間を通って全キ
ャビティ内に充填され、所定のモールドが完成されるの
である。
ブ１４やインナーリード１２に金等のめつきを施した
後、タブ１４表面には半導体素子ペレット１３を公知の
金シリコン共晶等により固着し、かつペレット１３とイ
ンナーリード１２間にワイヤ１５を接続して電気的接続
を行う。しかる後、図６に示すように、リードフレーム
１８を上、下のレジンモールド型２４、２５内にセット
してそのキャビティ２６内にタブ１４、インナーリード
１２、ペレット１３、ワイヤ１５を配置し、下モールド
型２５内に形成したゲート２７から封止用レジン２８を
キャビティ２６内に圧送する。このとき、リードフレー
ム１８に設けたゲート上面板部２９をゲート２７の直上
位置に配置し、ゲート２７から吐き出されたレジンをキ
ャビティ奥方へ誘導させる。また、キャビティ内へ圧送
されたレジンはリードフレーム１８の隙間を通って全キ
ャビティ内に充填され、所定のモールドが完成されるの
である。
【００１３】そしてこのとき、本発明のリードフレーム
１８では、リード１１ａ、１１ｂとタブ吊りリード２１
との間の隙間２２が小さいので前記レジンがこの隙間２
２を通ってダム１９方向に流れ出ること、つまり図５Ａ
部におけるレジン洩れ（はみ出し）を少なく抑えること
ができる。これに対し、図７の本願発明に先だって考え
られたリードフレーム１８Ａでは隙間２２Ａが大きいた
め、同図Ａ部において図８に符号３０で示すレジン洩れ
が生じやすく、成形固化後にこの洩れた部位を削除しよ
うとするとパッケージ本体１０のその部分に欠けが生じ
るという不利がある。
１８では、リード１１ａ、１１ｂとタブ吊りリード２１
との間の隙間２２が小さいので前記レジンがこの隙間２
２を通ってダム１９方向に流れ出ること、つまり図５Ａ
部におけるレジン洩れ（はみ出し）を少なく抑えること
ができる。これに対し、図７の本願発明に先だって考え
られたリードフレーム１８Ａでは隙間２２Ａが大きいた
め、同図Ａ部において図８に符号３０で示すレジン洩れ
が生じやすく、成形固化後にこの洩れた部位を削除しよ
うとするとパッケージ本体１０のその部分に欠けが生じ
るという不利がある。
【００１４】なお、モールド封止の完了後はリードフレ
ーム１８のフレーム部２０やダム１９、更にはタブ吊り
リード２１を切り離しかつプレス加工によってアウタリ
ード１７を段上に折曲すれば前述した半導体装置を得る
ことができるのである。
ーム１８のフレーム部２０やダム１９、更にはタブ吊り
リード２１を切り離しかつプレス加工によってアウタリ
ード１７を段上に折曲すれば前述した半導体装置を得る
ことができるのである。
【００１５】したがって、以上のリードフレームにて形
成した前記半導体装置では、パッケージ本体１０の面取
りされた側面部（インデックス１６部）にリード11a、11
bが設けられるのでその分リード数を増加でき装置の高
密度化、多ピン化に対応できる。また、各リードをパッ
ケージ本体の中心に対して対称に配置でき、装置や実装
用回路基板等の設計、製作や実装を行い易いものにでき
る。
成した前記半導体装置では、パッケージ本体１０の面取
りされた側面部（インデックス１６部）にリード11a、11
bが設けられるのでその分リード数を増加でき装置の高
密度化、多ピン化に対応できる。また、各リードをパッ
ケージ本体の中心に対して対称に配置でき、装置や実装
用回路基板等の設計、製作や実装を行い易いものにでき
る。
【００１６】ここで、本発明の半導体装置は図示のもの
に限定されるものではなく種々の変形例が考えられる。
に限定されるものではなく種々の変形例が考えられる。
【００１７】
【発明の効果】本発明の半導体装置では、リードとタブ
吊りリード２１との間の隙間が小さいので、半導体装置
の多ピン化を可能とすると共にその設計、製作、実装を
容易にすることができる。また、レジンがこの隙間２２
を通ってダム１９に流れ出ること、つまり図５Ａ部にお
けるレジン流れ（はみ出し）を少なく抑えることができ
る。
吊りリード２１との間の隙間が小さいので、半導体装置
の多ピン化を可能とすると共にその設計、製作、実装を
容易にすることができる。また、レジンがこの隙間２２
を通ってダム１９に流れ出ること、つまり図５Ａ部にお
けるレジン流れ（はみ出し）を少なく抑えることができ
る。
【００１８】
【図１】従来の半導体装置の概略平面図。
【図２】本発明のリードフレームを適応した半導体装置
の斜視図。
の斜視図。
【図３】本発明のリードフレームを適応した半導体装置
の破断斜視図。
の破断斜視図。
【図４】本発明の実施例にしたがったリードフレームの
全体を概略的に示す平面図。
全体を概略的に示す平面図。
【図５】図４に示したリードフレームの要部の拡大図。
【図６】本発明のリードフレームを用いたモールド状態
の断面図。
の断面図。
【図７】本願発明に先だって考えられたリードフレーム
の部分拡大図。
の部分拡大図。
【図８】従来のリードフレームを用いたモールド状態の
断面図。
断面図。
１０…パッケージ本体、１１…リード、１２…インナリ
ード、１３…ペレット、１４…タブ、１５…ワイヤ、１
６…インデックス、１７…アウタリード、１８、１８Ａ
…リードフレーム、１９…ダム、２０…フレーム部、２
２、２２Ａ…隙間、２４、２５…モールド型、２６…キ
ャビティ、２８…レジン、２９…ゲート上面板。
ード、１３…ペレット、１４…タブ、１５…ワイヤ、１
６…インデックス、１７…アウタリード、１８、１８Ａ
…リードフレーム、１９…ダム、２０…フレーム部、２
２、２２Ａ…隙間、２４、２５…モールド型、２６…キ
ャビティ、２８…レジン、２９…ゲート上面板。
Claims (2)
- 【請求項１】半導体素子がその主面に固定される略方形
のタブと、前記タブと一体的に形成されたタブ吊りリー
ドと、前記タブの近くから遠い方へ延びる複数本のリー
ドと、前記リードの一端近傍と前記半導体素子の電極と
を電気的に接続したワイヤと、前記タブ、前記タブ吊り
リード、前記ワイヤ及び前記リードの少なくとも一部を
レジンでモールドすることにより形成した封止体とを有
する半導体装置において、前記略方形のタブの角部から
離れてその近くから該タブの角部に対応した前記封止体
の角部近傍に向かってタブ吊りリードが設けられてな
り、前記リードのうち前記タブ吊りリードに近接配置さ
れるリードとタブ吊りリードの隙間を可及的に小さく
し、かつ前記タブ吊りリードに近接配置されるリードの
うちタブ吊りリードと前記タブの角部との間から延びる
リードが、前記タブ吊りリードが設けられるタブの一辺
に対して縦方向に延びるタブの一辺から延びる複数本の
リードとその終端が同一方向になるように設けられてな
ることを特徴とする半導体装置。 - 【請求項２】上記略方形のタブの一辺であって、その両
端の両角部から離れてその近くにそれぞれタブ吊りリー
ドが設けられてなることを特徴とする請求項第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200257A JPH079960B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200257A JPH079960B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016233A Division JPS58134453A (ja) | 1982-02-05 | 1982-02-05 | リ−ドフレ−ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529527A JPH0529527A (ja) | 1993-02-05 |
| JPH079960B2 true JPH079960B2 (ja) | 1995-02-01 |
Family
ID=16421362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200257A Expired - Lifetime JPH079960B2 (ja) | 1991-08-09 | 1991-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079960B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10116953A (ja) * | 1996-10-09 | 1998-05-06 | Oki Electric Ind Co Ltd | リードフレーム及びこれを用いた半導体装置 |
| US6225685B1 (en) * | 2000-04-05 | 2001-05-01 | Advanced Micro Devices, Inc. | Lead frame design for reduced wire sweep having a defined gap between tie bars and lead pins |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5521128A (en) * | 1978-08-02 | 1980-02-15 | Hitachi Ltd | Lead frame used for semiconductor device and its assembling |
| JPS569756U (ja) * | 1979-06-30 | 1981-01-27 | ||
| JPS5646265U (ja) * | 1979-09-17 | 1981-04-24 |
-
1991
- 1991-08-09 JP JP3200257A patent/JPH079960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529527A (ja) | 1993-02-05 |
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