JPS62298146A - 電子装置 - Google Patents
電子装置Info
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- JPS62298146A JPS62298146A JP14011886A JP14011886A JPS62298146A JP S62298146 A JPS62298146 A JP S62298146A JP 14011886 A JP14011886 A JP 14011886A JP 14011886 A JP14011886 A JP 14011886A JP S62298146 A JPS62298146 A JP S62298146A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、電子装置、特に、表面実装技術に関し、例え
ば、フラット・プラスチック・パッケージを備えている
半導体装置（以下、ＰＰＰ Ｉ Ｃという、）に利用し
て有効な技術に関する。
ば、フラット・プラスチック・パッケージを備えている
半導体装置（以下、ＰＰＰ Ｉ Ｃという、）に利用し
て有効な技術に関する。
表面実装型プラスチック・パッケージを備えているＩＣ
として、ＰＰＰＩＣやプラスチック・リード付きチップ
・キャリア（ＰＬＣＣ）ＩＣ等がある。
として、ＰＰＰＩＣやプラスチック・リード付きチップ
・キャリア（ＰＬＣＣ）ＩＣ等がある。
なお、表面実装型プラスチック・バ＼ケージを備えてい
るＩＣを述べである例としては、日経マグロウヒル社発
行［別冊マイクロデバイセズ陶２Ｊ １９８４年６月１
１日発行 Ｐ１４８〜Ｐ１５４、がある。
るＩＣを述べである例としては、日経マグロウヒル社発
行［別冊マイクロデバイセズ陶２Ｊ １９８４年６月１
１日発行 Ｐ１４８〜Ｐ１５４、がある。
しかし、このような表面実装型プラスチック・パッケー
ジを備えたＩＣにおいては、いずれもアウタリードがパ
ッケージから外側に突出しているため、隣接して配デす
ることができず、実装密度が低下するという問題点があ
ることが、本発明者によって明らかにされた。
ジを備えたＩＣにおいては、いずれもアウタリードがパ
ッケージから外側に突出しているため、隣接して配デす
ることができず、実装密度が低下するという問題点があ
ることが、本発明者によって明らかにされた。
本発明の目的は、高密度実装が可能な表面実装型の電子
装置を提供することにある。
装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
を説明すれば、次の通りである。
すなわち、四方に配設されているリードをパッケージの
下面における外周縁部に配するとともに、その下面がパ
ッケージ下面と平坦面をなすように露出させたものであ
る。
下面における外周縁部に配するとともに、その下面がパ
ッケージ下面と平坦面をなすように露出させたものであ
る。
前記した手段によれば、リードがパッケージの下面にお
いて露出されているため、表面実装が可能であり、しか
も、リードはパッケージの側縁から外部へは突出されな
いため、隣接して配置させることができ、その結果、高
密度実装が実現されることになる。
いて露出されているため、表面実装が可能であり、しか
も、リードはパッケージの側縁から外部へは突出されな
いため、隣接して配置させることができ、その結果、高
密度実装が実現されることになる。
〔実施例〕
第１図は本発明の一実施例であるＰＰＰＩＣを示す縦断
面図、第２図はその平面断面図、第３図はその底面図、
第４図はそのリードフレームを示す平面図、第５図は第
４図のｖ−■線に沿う側面断面図、第６図はそのパッケ
ージ成形装置を示す縦断面図、第７図はその実装の一実
施例を示す正面図である。
面図、第２図はその平面断面図、第３図はその底面図、
第４図はそのリードフレームを示す平面図、第５図は第
４図のｖ−■線に沿う側面断面図、第６図はそのパッケ
ージ成形装置を示す縦断面図、第７図はその実装の一実
施例を示す正面図である。
本実施例において、このＰＰＰＩＣＩはリードフレーム
２を備えており、リードフレーム２はパッケージング以
前には第４図および第５図に示されているように構成さ
れている。
２を備えており、リードフレーム２はパッケージング以
前には第４図および第５図に示されているように構成さ
れている。
すなわち、リードフレーム２は略正方形枠形状に形成さ
れた外枠３を備えており、外枠３には略長方形形状のタ
ブ４が略中央部に配されて、タブ吊りリード５を介して
外枠３よりも所定高さだけ差し上げられて吊持されてい
る。タブ４の四方には複数本のり−ド６が略十字形状に
それぞれ配されて外枠３に連結されており、各リード６
と外枠３との連結部には断面路■字形状の切断線７が、
所謂チョコレートブレークによる切り離しを実現し得る
ように形成されている。リード６は外枠３から所定距離
内側に隔たった部位において垂直上方向に屈曲されてい
るとともに、さらにその上端部において水平内方向に屈
曲されており、その内側水平上面にはポンディングパッ
ド７が形成されている。
れた外枠３を備えており、外枠３には略長方形形状のタ
ブ４が略中央部に配されて、タブ吊りリード５を介して
外枠３よりも所定高さだけ差し上げられて吊持されてい
る。タブ４の四方には複数本のり−ド６が略十字形状に
それぞれ配されて外枠３に連結されており、各リード６
と外枠３との連結部には断面路■字形状の切断線７が、
所謂チョコレートブレークによる切り離しを実現し得る
ように形成されている。リード６は外枠３から所定距離
内側に隔たった部位において垂直上方向に屈曲されてい
るとともに、さらにその上端部において水平内方向に屈
曲されており、その内側水平上面にはポンディングパッ
ド７が形成されている。
タブ４上には集積回路を作り込まれたペレット８が適当
な手段によりポンディングされており、ペレット８の外
周辺部には複数個の電極バンド９が環状に配されて形成
されている。これら電極バンド９とリード６上のポンデ
ィングパッド７にはワイヤ１０の両端がそれぞれボンデ
ィングされており、これにより、ペレット８の集積回路
は電極バンド９、ワイヤ１０およびポンディングパッド
７を介してリード６に電気的に導出されるようになって
いる。
な手段によりポンディングされており、ペレット８の外
周辺部には複数個の電極バンド９が環状に配されて形成
されている。これら電極バンド９とリード６上のポンデ
ィングパッド７にはワイヤ１０の両端がそれぞれボンデ
ィングされており、これにより、ペレット８の集積回路
は電極バンド９、ワイヤ１０およびポンディングパッド
７を介してリード６に電気的に導出されるようになって
いる。
そして、このＰＰＰＩＣＩは樹脂を用いて略正方形の平
盤形状に一体成形されたパッケージ１１を備えており、
このパッケージ１１は第６図に示されているような成形
装置１２により成形される。
盤形状に一体成形されたパッケージ１１を備えており、
このパッケージ１１は第６図に示されているような成形
装置１２により成形される。
すなわち、成形装置１２は上型１３と下型１４とを備え
ており、上型１３の合わせ面には凹所１５が下型１４と
協働してキャビティ１６を形成するように没設されてい
る。他方、下型１４の合わせ面にはゲート１７がキャビ
ティ１６に連通ずるように開設されており、ゲート１７
はポット（図示せず）に連絡されるランナ１８に接続さ
れている。
ており、上型１３の合わせ面には凹所１５が下型１４と
協働してキャビティ１６を形成するように没設されてい
る。他方、下型１４の合わせ面にはゲート１７がキャビ
ティ１６に連通ずるように開設されており、ゲート１７
はポット（図示せず）に連絡されるランナ１８に接続さ
れている。
そして、パッケージ１１の成形時、まず、前記構成にか
かるリードフレーム２は下型１４上にリード６の外周縁
部下面が当接するように載置される。続いて、上型１３
が下型１４上に被せられると、リードフレーム２の外枠
３が上下型の合わせ面に挟み込まれるとともに、タブ４
、リード６、ペレット８およびワイヤ１０の全てがキャ
ビティ１６内に密閉される。
かるリードフレーム２は下型１４上にリード６の外周縁
部下面が当接するように載置される。続いて、上型１３
が下型１４上に被せられると、リードフレーム２の外枠
３が上下型の合わせ面に挟み込まれるとともに、タブ４
、リード６、ペレット８およびワイヤ１０の全てがキャ
ビティ１６内に密閉される。
次いで、成形材料としての樹脂がゲート１７を通じてキ
ャビティ１６内に圧送されることにより、パッケージ１
１が成形される。このとき、リード６の外周縁部下面が
下型１４上に当接されているため、リード６の当該箇所
は樹脂により被覆されずに露出されることになる。
ャビティ１６内に圧送されることにより、パッケージ１
１が成形される。このとき、リード６の外周縁部下面が
下型１４上に当接されているため、リード６の当該箇所
は樹脂により被覆されずに露出されることになる。
そして、パッケージ１１が離型された後、リードフレー
ム２の外枠３は剪断等のような適当な手段により、パッ
ケージ１１から切り落とされ、前記構成にかかるＰＰＰ
ＩＣＩが完成される。このとき、切断線７が刻設されて
いるため、外枠３の切り落としは適正かつ容易に行われ
る。
ム２の外枠３は剪断等のような適当な手段により、パッ
ケージ１１から切り落とされ、前記構成にかかるＰＰＰ
ＩＣＩが完成される。このとき、切断線７が刻設されて
いるため、外枠３の切り落としは適正かつ容易に行われ
る。
次に、前記構成にかかるＰＰＰＩＣＩの使用方法並びに
その作用を説明する。
その作用を説明する。
第７図に示されているように、このＦＰＰＩＣｌのリー
ド６はパッケージ１１の外周縁部下面において露出され
ているため、これをプリント配線基板等に実装する場合
、リード６が配線基板２０の表面に平面的に形成されて
いる配線２１に直接接触するように、ＦＰＰＩＣを基板
２０上に載置するとともに、リード６と配線２１とをは
んだ付は等のような適当な手段により機械的かつ電気的
に接続すればよい。
ド６はパッケージ１１の外周縁部下面において露出され
ているため、これをプリント配線基板等に実装する場合
、リード６が配線基板２０の表面に平面的に形成されて
いる配線２１に直接接触するように、ＦＰＰＩＣを基板
２０上に載置するとともに、リード６と配線２１とをは
んだ付は等のような適当な手段により機械的かつ電気的
に接続すればよい。
この場合、リード６はパッケージ１１の側面から外部へ
突出していないため、２個のＦＰＰ Ｉ Ｃ１，１を基
板２１上において互いに隣接して実装させることができ
るため、高密度実装を実現することができる。
突出していないため、２個のＦＰＰ Ｉ Ｃ１，１を基
板２１上において互いに隣接して実装させることができ
るため、高密度実装を実現することができる。
前記実施例によれば次の効果が得られる。
（ＩＩＦＰＰＩｃにおけるリードを屈曲形成することに
よって、リードをパッケージの下面における外周縁部に
おいてのみ露出させることにより、リードをパッケージ
の下面において配線基板の表面に形成された配線に接触
させることができるため、ＰＰＰＩＣを配線基板上に表
面実装させることができる。
よって、リードをパッケージの下面における外周縁部に
おいてのみ露出させることにより、リードをパッケージ
の下面において配線基板の表面に形成された配線に接触
させることができるため、ＰＰＰＩＣを配線基板上に表
面実装させることができる。
（２） ＰＰＰ Ｉ Ｃにおけるリードをパッケージの
外周縁部下面においてのみ露出させることによってリー
ドがパッケージの側方に突出するのを回避することによ
り、２個のＰＰＰＩＣを基板上において互いに隣接させ
て実装させることができるため、高密度実装を実現する
ことができる。
外周縁部下面においてのみ露出させることによってリー
ドがパッケージの側方に突出するのを回避することによ
り、２個のＰＰＰＩＣを基板上において互いに隣接させ
て実装させることができるため、高密度実装を実現する
ことができる。
（３） リードをパッケージの側方に突出させないこ
とにより、不測の外力の付勢によるリードの変形不良を
回避することができる。
とにより、不測の外力の付勢によるリードの変形不良を
回避することができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更回部
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更回部
であることはいうまでもない。
例えば、リードは略Ｚ字形状に屈曲させてパッケージの
下面における外周縁部に露出させるように構成するに附
らず、コ字形状に屈曲させてパッケージの下面における
外周縁部に露出させるように構成してもよい。
下面における外周縁部に露出させるように構成するに附
らず、コ字形状に屈曲させてパッケージの下面における
外周縁部に露出させるように構成してもよい。
さらに、ゲート１７、ランナ１８を上型１３に設ければ
下型１４を平面的にでき、金型の製造コストを低減する
ことができる。
下型１４を平面的にでき、金型の製造コストを低減する
ことができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
て得られる効果を簡単に説明すれば、次の通りである。
リードをパッケージの下面における外周縁部においてそ
の下面がパッケージの下面と略同一面になるように露出
させることにより、表面実装させることができるととも
に、リードがパッケージの側方に突出されないため、２
個の電子装五を隣接することにより、高密度実装を実現
することができる。
の下面がパッケージの下面と略同一面になるように露出
させることにより、表面実装させることができるととも
に、リードがパッケージの側方に突出されないため、２
個の電子装五を隣接することにより、高密度実装を実現
することができる。
第１図は本発明の一実施例であるＰＰＰ Ｉ Ｃを示す
縦断面図、 第２図はその平面断面図、 第３図はその底面図、縦断面図、 第４図はそのリードフレームを示す平面図、第５図は第
４図のＶ−Ｖ線に沿う側面断面図、第６図はそのパッケ
ージ成形製ヱを示す縦断面図、 第７図はその実装の一実施例を示す正面図である。 １・・・ＰＰＰＩＣ（電子装五）、２・・・リードフレ
ーム、３・・・外枠、４・・・タブ、５・・・タブ吊り
リード、６・・・リード、６ａ・・・ボンディングバッ
ド、７・・・切断線、８・・ ・ペレット、９・ ・
・電極バンド、ｌＯ・ ・ ・ワイヤ、１１・・・パッ
ケージ、１２・・・成形装置、１３・・・上型、１４・
・・下型、１５・・・凹所、１６・・・キャビティ、１
７・・・ゲート、１８・・・ランナ、２ｏ・・・配線基
板、２１・・・配線。 第 ４ 図 第 ５ 図
縦断面図、 第２図はその平面断面図、 第３図はその底面図、縦断面図、 第４図はそのリードフレームを示す平面図、第５図は第
４図のＶ−Ｖ線に沿う側面断面図、第６図はそのパッケ
ージ成形製ヱを示す縦断面図、 第７図はその実装の一実施例を示す正面図である。 １・・・ＰＰＰＩＣ（電子装五）、２・・・リードフレ
ーム、３・・・外枠、４・・・タブ、５・・・タブ吊り
リード、６・・・リード、６ａ・・・ボンディングバッ
ド、７・・・切断線、８・・ ・ペレット、９・ ・
・電極バンド、ｌＯ・ ・ ・ワイヤ、１１・・・パッ
ケージ、１２・・・成形装置、１３・・・上型、１４・
・・下型、１５・・・凹所、１６・・・キャビティ、１
７・・・ゲート、１８・・・ランナ、２ｏ・・・配線基
板、２１・・・配線。 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、リードが四方に配設されている非気密封止パッケー
ジを備えている電子装置であって、前記リードがパッケ
ージの下面における外周縁部に配されて、その下面がパ
ッケージ下面と略同一面になるように露出されているこ
とを特徴とする電子装置。 ２、リードが、パッケージの成形時にキャビティの底面
上に当接されることにより、その下面をパッケージ下面
と略同一面になるように形成されていることを特徴とす
る特許請求の範囲第１項記載の電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14011886A JPS62298146A (ja) | 1986-06-18 | 1986-06-18 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14011886A JPS62298146A (ja) | 1986-06-18 | 1986-06-18 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298146A true JPS62298146A (ja) | 1987-12-25 |
Family
ID=15261328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14011886A Pending JPS62298146A (ja) | 1986-06-18 | 1986-06-18 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298146A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363279A (en) * | 1991-11-14 | 1994-11-08 | Goldstar Electron Co., Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
| US5508557A (en) * | 1992-10-09 | 1996-04-16 | Rohm Co., Ltd. | Surface mounting type diode |
| EP0794560A3 (en) * | 1996-03-08 | 1998-03-18 | Nec Corporation | Production method for insulated semiconductor device |
| US5917241A (en) * | 1996-05-23 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | High frequency semiconductor device having source, drain, and gate leads |
| KR100242981B1 (ko) * | 1996-10-16 | 2000-02-01 | 김영환 | 다핀형 버틈 리드 패키지 |
-
1986
- 1986-06-18 JP JP14011886A patent/JPS62298146A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363279A (en) * | 1991-11-14 | 1994-11-08 | Goldstar Electron Co., Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
| USRE36097E (en) * | 1991-11-14 | 1999-02-16 | Lg Semicon, Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
| USRE37413E1 (en) * | 1991-11-14 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
| US5508557A (en) * | 1992-10-09 | 1996-04-16 | Rohm Co., Ltd. | Surface mounting type diode |
| US5625223A (en) * | 1992-10-09 | 1997-04-29 | Rohm Co., Ltd. | Surface mounting type diode |
| EP0794560A3 (en) * | 1996-03-08 | 1998-03-18 | Nec Corporation | Production method for insulated semiconductor device |
| KR100246694B1 (ko) * | 1996-03-08 | 2000-03-15 | 가네꼬 히사시 | 절연형 반도체 디바이스의 제조 방법 |
| US5917241A (en) * | 1996-05-23 | 1999-06-29 | Mitsubishi Denki Kabushiki Kaisha | High frequency semiconductor device having source, drain, and gate leads |
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