KR100422359B1 - 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈 - Google Patents

원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈 Download PDF

Info

Publication number
KR100422359B1
KR100422359B1 KR10-2002-0012136A KR20020012136A KR100422359B1 KR 100422359 B1 KR100422359 B1 KR 100422359B1 KR 20020012136 A KR20020012136 A KR 20020012136A KR 100422359 B1 KR100422359 B1 KR 100422359B1
Authority
KR
South Korea
Prior art keywords
package
external connection
region
integrated circuit
internal connection
Prior art date
Application number
KR10-2002-0012136A
Other languages
English (en)
Other versions
KR20030072868A (ko
Inventor
손원준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0012136A priority Critical patent/KR100422359B1/ko
Publication of KR20030072868A publication Critical patent/KR20030072868A/ko
Application granted granted Critical
Publication of KR100422359B1 publication Critical patent/KR100422359B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements

Abstract

본 발명은 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈에 관한 것으로서, 원통형 반도체 패키지는, 패키지 기판과, 패키지 기판에 접착되는 집적회로 칩과, 패키지 기판과 집적회로 칩을 전기적으로 연결하는 금속선과, 집적회로 칩과 금속선을 외부 환경으로부터 보호하기 위하여 패키지 기판에 형성되는 수지 밀봉부로 구성되고, 패키지 기판은 칩 접착 영역과 내부 접속 영역과 외부 접속 영역을 포함하며, 내부 접속 영역의 상하부면에는 내부 접속 단자가 형성되고, 외부 접속 영역의 측면에는 외부 접속 단자가 형성되고, 내부 접속 영역과 외부 접속 영역의 내부에는 내부 연결 패턴이 형성되며, 칩 접착 영역과 내부 접속 영역은 상하부면이 평탄하게 형성되고, 외부 접속 영역은 원통형으로 이루어지되 측면이 평탄하게 형성되며, 집적회로 칩은 칩 접착 영역의 상하부면에 각각 접착되고, 금속선은 집적회로 칩의 활성면에 형성된 칩 패드와 내부 접속 단자를 연결하며, 수지 밀봉부는 외부 접속 영역 사이의 공간에 형성된다. 이러한 구성의 원통형 반도체 패키지를 나란하게 여러개 배치한 후, 이웃하는 원통형 반도체 패키지의 외부 접속 단자를 서로 연결하여 케이블형 패키지 모듈을 구성한다.

Description

원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈 {CYLINDRICAL SEMICONDUCTOR PACKAGE AND CABLE-TYPE PACKAGE MODULE USING THE CYLINDRICAL PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 원통형의 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈에 관한 것이다.
반도체 산업에서 집적회로 칩에 대한 패키징(packaging) 기술은 지속적으로 발전을 거듭하고 있다. 잘 알려진 바와 같이, 반도체 패키지는 미세회로가 형성된 집적회로 칩을 다양한 유형의 전자기기에 물리적으로 장착하고 전기적으로 연결하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태의 제품을 말한다.
집적회로 칩이 사용되는 전자기기는 해를 거듭할수록 그 종류 및 기능이 매우 다양해지고 있을 뿐만 아니라 그 크기가 점점 소형화되고 있다. 따라서, 반도체 패키지 또한 이러한 추세에 부응하여 새롭게 개발되어야 할 필요성에 항상 직면하고 있다. 예컨대, 볼 그리드 어레이(ball grid array; BGA) 패키지, 멀티 칩 패키지(multichip package), 스택 패키지(stack package), 칩 사이즈 패키지(chip size package; CSP), 플립 칩(flip chip) 패키지, 웨이퍼 레벨 패키지(wafer levelpackage) 등이 모두 그런 예이다.
본 발명의 목적은 고밀도 실장이 요구되거나 케이블(cable) 또는 와이어(wire) 형태의 반도체 제품이 필요한 전자기기에 활용이 가능한 새로운 유형의 반도체 패키지 및 그를 이용한 패키지 모듈을 제공하고자 하는 것이다.
도 1 내지 도 4는 본 발명에 따른 원통형 반도체 패키지를 제조 공정에 따라 나타낸 도로서,
도 1a는 패키지 기판의 평면도, 도 1b는 도 1a의 1B-1B선을 따라 절단한 단면도, 도 1c는 패키지 기판의 측면도;
도 2a는 칩 접착 공정 후의 평면도, 도 2b는 도 2a의 2B-2B선을 따라 절단한 단면도;
도 3a는 금속선 연결 공정 후의 평면도, 도 3b는 도 3a의 3B-3B선을 따라 절단한 단면도;
도 4a는 수지 밀봉 공정 후의 평면도, 도 4b는 도 4a의 4B-4B선을 따라 절단한 단면도이다.
도 5는 본 발명에 따른 원통형 반도체 패키지를 이용한 케이블형 패키지 모듈을 나타낸 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 패키지 기판 11: 칩 접착 영역
12: 내부 접속 영역 13: 외부 접속 영역
14: 내부 접속 단자 15: 외부 접속 단자
16: 내부 연결 패턴 20: 집적회로 칩
30: 금속선 40: 수지 밀봉부
50: 원통형 반도체 패키지 100: 케이블형 패키지 모듈
이러한 목적을 달성하기 위하여, 본 발명은 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈을 제공한다.
본 발명에 따른 원통형 반도체 패키지는, 패키지 기판과, 패키지 기판에 접착되는 집적회로 칩과, 패키지 기판과 집적회로 칩을 전기적으로 연결하는 금속선과, 집적회로 칩과 금속선을 외부 환경으로부터 보호하기 위하여 패키지 기판에 형성되는 수지 밀봉부를 포함하여 구성되고, 패키지 기판은 칩 접착 영역과 내부 접속 영역과 외부 접속 영역을 포함하며, 내부 접속 영역의 상하부면에는 내부 접속 단자가 형성되고, 외부 접속 영역의 측면에는 외부 접속 단자가 형성되고, 내부 접속 영역과 외부 접속 영역의 내부에는 내부 연결 패턴이 형성되며, 칩 접착 영역과 내부 접속 영역은 상하부면이 평탄하게 형성되고, 외부 접속 영역은 원통형으로 이루어지되 측면이 평탄하게 형성되며, 집적회로 칩은 칩 접착 영역의 상하부면에 각각 접착되고, 금속선은 집적회로 칩의 활성면에 형성된 칩 패드와 내부 접속 단자를 연결하며, 수지 밀봉부는 외부 접속 영역 사이의 공간에 형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 케이블형 패키지 모듈은, 위와 같은 구성의 원통형 반도체 패키지를 나란하게 여러개 배치한 후, 이웃하는 원통형 반도체 패키지의 외부 접속 단자를 서로 연결하여 구성된다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 첨부 도면에서 각 구성요소들은 도면의 명확한 이해를 돕기 위해 다소 과장되거나 개략적으로 도시되었으며 실제의 크기를 전적으로 반영하는 것은 아님을 밝혀둔다.
도 1 내지 도 4는 본 발명에 따른 원통형 반도체 패키지를 제조 공정에 따라 나타낸 도면들이다.
도 1a는 원통형 반도체 패키지의 제조에 사용되는 패키지 기판의 평면도이고, 도 1b는 도 1a의 1B-1B선을 따라 절단한 단면도이다. 그리고, 도 1c는 패키지 기판의 측면도이다. 도 1a 내지 도 1c에 도시된 바와 같이, 패키지 기판(10)은 일체로 형성된 칩 접착 영역(11)과 내부 접속 영역(12)과 외부 접속 영역(13)으로 구성되며, 내부 접속 영역(12)의 상하부면에는 내부 접속 단자(14)가, 외부 접속 영역(13)의 측면에는 외부 접속 단자(15)가 형성된다. 또한, 내부 접속 영역(12)과 외부 접속 영역(13)의 내부에는 내부 연결 패턴(16)이 형성되어 내부 접속 단자(14)와 외부 접속 단자(15)를 전기적으로 연결한다.
칩 접착 영역(11)과 내부 접속 영역(12)은 상하부면이 평탄하게 형성되며, 외부 접속 영역(13)은 원통형으로 이루어지되 측면은 평탄하게 형성된다. 칩 접착 영역(11), 내부 접속 영역(12), 외부 접속 영역(13)이 모두 유연성이 없는 절연물질로 이루어질 수도 있으며, 칩 접착 영역(11)을 제외한 나머지 영역(12, 13)이 유연성이 있는 절연물질로 이루어질 수도 있다. 내부 접속 단자(14)는 패드(pad) 형태로 형성되나, 외부 접속 단자(15)는 핀(pin), 패턴 테이프(pattern tape), 볼(ball) 형태 중의 하나로 형성된다. 내부 접속 단자(14)와 외부 접속 단자(15) 및 내부 연결 패턴(16)은 구리, 니켈, 금, 크롬, 코발트, 주석, 또는 그 조합으로 형성된다.
이어서, 도 2a 및 도 2b에 도시된 바와 같이, 패키지 기판(10)에 집적회로 칩(20)이 접착된다. 도 2a는 칩 접착 공정 후의 평면도를, 도 2b는 도 2a의 2B-2B선을 따라 절단한 단면도를 각각 나타내고 있다. 도시된 바와 같이, 패키지 기판(10)의 칩 접착 영역(11) 상하부면에 각각 집적회로 칩(20)이 접착된다. 따라서, 집적회로 칩(20)이 디램(DRAM)과 같은 메모리 칩일 경우, 메모리 용량을 증가시킬 수 있다. 칩 접착에는 에폭시(epoxy)와 같은 접착 물질 또는 폴리이미드(polyimide)와 같은 접착 테이프 등이 사용된다.
계속해서, 도 3a 및 도 3b에 도시된 바와 같이, 패키지 기판(10)과 집적회로 칩(20)이 금속선(30)에 의하여 서로 전기적으로 연결된다. 도 3a는 금속선 연결 공정 후의 평면도를, 도 3b는 도 3a의 3B-3B선을 따라 절단한 단면도를 각각 나타내고 있다. 금속선(30)은 예컨대 금 또는 알루미늄과 같은 재질의 가는 선이며, 집적회로 칩(20)의 활성면에 형성된 칩 패드(도시되지 않음)와 패키지 기판(10)의 내부 접속 단자(14)를 연결한다. 따라서, 집적회로 칩(20) 내부에 형성된 회로는 칩 패드, 금속선(30), 내부 접속 단자(14), 내부 연결 패턴(16), 외부 접속 단자(15)를통하여 외부의 전자기기와 전기적으로 연결될 수 있다.
그 다음, 도 4a 및 도 4b에 도시된 바와 같이, 집적회로 칩(20)과 금속선(30)을 외부 환경으로부터 보호하기 위하여 패키지 기판(10)에 수지 밀봉부(40)가 형성된다. 도 4a는 수지 밀봉 공정 후의 평면도를, 도 4b는 도 4a의 4B-4B선을 따라 절단한 단면도를 각각 나타내고 있다. 수지 밀봉부(40)는 패키지 기판(10)의 외부 접속 영역(13) 사이의 공간에 형성되며, 열경화성 수지 또는 열가소성 수지의 몰딩(molding) 또는 디스펜싱(dispensing)에 의하여 형성된다.
이상 설명한 바와 같이 형성된 구조의 원통형 반도체 패키지(50)는 도 5에 도시된 케이블형 패키지 모듈(100)에 사용될 수 있다. 즉, 위에서 설명한 원통형 반도체 패키지(50)를 나란하게 여러개 배치한 후, 이웃하는 원통형 반도체 패키지(50)의 외부 접속 단자(15)를 서로 연결하여 전기 신호를 주고 받을 수 있는 케이블형(또는 와이어형)의 모듈로 구성한다. 이 때, 사용되는 패키지 기판(10)은 유연성을 확보할 수 있도록 칩 접착 영역(11)을 제외한 나머지 영역(12, 13)이 유연성이 있는 절연물질로 형성되는 것이 바람직하며, 외부 접속 단자(15)가 패턴 테이프로 형성되는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명의 원통형 반도체 패키지는 패키지 기판의 칩 접착 영역 상하부에 각각 집적회로 칩을 접착하여 적층식 패키지를 구현함으로써 메모리 용량을 증가시킬 수 있다. 따라서, 고밀도 실장이 요구되는 전자기기에 유용하게 사용할 수 있다.
또한, 본 발명에 따른 원통형 반도체 패키지를 사용하여 케이블형 패키지 모듈을 구현할 수 있기 때문에 케이블 또는 와이어 형태의 반도체 제품이 필요한 전자기기에 유용하게 활용할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (8)

  1. 패키지 기판과, 상기 패키지 기판에 접착되는 집적회로 칩과, 상기 패키지 기판과 상기 집적회로 칩을 전기적으로 연결하는 금속선과, 상기 집적회로 칩과 상기 금속선을 외부 환경으로부터 보호하기 위하여 상기 패키지 기판에 형성되는 수지 밀봉부를 포함하는 반도체 패키지에 있어서,
    상기 패키지 기판은 칩 접착 영역과 내부 접속 영역과 외부 접속 영역을 포함하며, 상기 내부 접속 영역의 상하부면에는 내부 접속 단자가 형성되고, 상기 외부 접속 영역의 측면에는 외부 접속 단자가 형성되고, 상기 내부 접속 영역과 상기 외부 접속 영역의 내부에는 내부 연결 패턴이 형성되며, 상기 칩 접착 영역과 상기 내부 접속 영역은 상하부면이 평탄하게 형성되고, 상기 외부 접속 영역은 원통형으로 이루어지되 측면이 평탄하게 형성되며, 상기 집적회로 칩은 상기 칩 접착 영역의 상하부면에 각각 접착되고, 상기 금속선은 상기 집적회로 칩의 활성면에 형성된 칩 패드와 상기 내부 접속 단자를 연결하며, 상기 수지 밀봉부는 상기 외부 접속 영역 사이의 공간에 형성되는 것을 특징으로 하는 원통형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 칩 접착 영역과 상기 내부 접속 영역과 상기 외부 접속 영역은 모두 유연성이 없는 절연물질로 이루어지는 것을 특징으로 하는 원통형 반도체 패키지.
  3. 제 1 항에 있어서, 상기 내부 접속 영역과 상기 외부 접속 영역은 유연성이 있는 절연물질로 이루어지는 것을 특징으로 하는 원통형 반도체 패키지.
  4. 제 1 항에 있어서, 상기 내부 접속 단자는 패드 형태로 형성되며, 상기 외부 접속 단자는 핀, 패턴 테이프, 볼 형태 중의 하나로 형성되는 것을 특징으로 하는 원통형 반도체 패키지.
  5. 제 1 항에 있어서, 상기 내부 접속 단자와 상기 외부 접속 단자와 상기 내부 연결 패턴은 구리, 니켈, 금, 크롬, 코발트, 주석, 또는 그 조합으로 형성되는 것을 특징으로 하는 원통형 반도체 패키지.
  6. 제 1 항에 기재된 원통형 반도체 패키지를 나란하게 여러개 배치한 후, 이웃하는 상기 원통형 반도체 패키지의 상기 외부 접속 단자를 서로 연결하여 구성되는 것을 특징으로 하는 케이블형 패키지 모듈.
  7. 제 6 항에 있어서, 상기 각각의 원통형 반도체 패키지의 상기 내부 접속 영역과 상기 외부 접속 영역은 유연성이 있는 절연물질로 이루어지는 것을 특징으로 하는 케이블형 패키지 모듈.
  8. 제 6 항에 있어서, 상기 각각의 원통형 반도체 패키지의 상기 외부 접속 단자는 패턴 테이프로 형성되는 것을 특징으로 하는 케이블형 패키지 모듈.
KR10-2002-0012136A 2002-03-07 2002-03-07 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈 KR100422359B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0012136A KR100422359B1 (ko) 2002-03-07 2002-03-07 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0012136A KR100422359B1 (ko) 2002-03-07 2002-03-07 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Publications (2)

Publication Number Publication Date
KR20030072868A KR20030072868A (ko) 2003-09-19
KR100422359B1 true KR100422359B1 (ko) 2004-03-11

Family

ID=32223755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0012136A KR100422359B1 (ko) 2002-03-07 2002-03-07 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Country Status (1)

Country Link
KR (1) KR100422359B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
KR0179834B1 (ko) * 1995-07-28 1999-03-20 문정환 컬럼형 패키지
KR19990033645A (ko) * 1997-10-25 1999-05-15 구본준 피시비 패키지 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0179834B1 (ko) * 1995-07-28 1999-03-20 문정환 컬럼형 패키지
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
KR19990033645A (ko) * 1997-10-25 1999-05-15 구본준 피시비 패키지 및 그의 제조방법

Also Published As

Publication number Publication date
KR20030072868A (ko) 2003-09-19

Similar Documents

Publication Publication Date Title
KR100621991B1 (ko) 칩 스케일 적층 패키지
KR100260997B1 (ko) 반도체패키지
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
US6492726B1 (en) Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
US6518655B2 (en) Multi-chip package-type semiconductor device
US8183687B2 (en) Interposer for die stacking in semiconductor packages and the method of making the same
US5684330A (en) Chip-sized package having metal circuit substrate
US6982485B1 (en) Stacking structure for semiconductor chips and a semiconductor package using it
US6781240B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US6916682B2 (en) Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
US8129226B2 (en) Power lead-on-chip ball grid array package
US6072700A (en) Ball grid array package
US20060284298A1 (en) Chip stack package having same length bonding leads
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
US7154171B1 (en) Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
KR100422359B1 (ko) 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈
US8723334B2 (en) Semiconductor device including semiconductor package
KR100474193B1 (ko) 비지에이패키지및그제조방법
KR100533761B1 (ko) 반도체패키지
KR20080084075A (ko) 적층 반도체 패키지
KR20010068781A (ko) 반도체 칩 패키지
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법
KR100708050B1 (ko) 반도체패키지
KR19980022527A (ko) 클립 리드를 갖는 칩 스케일 패키지
KR200283421Y1 (ko) 칩 적층형 세라믹 패키지 소자 및 이를 적층한 패키지적층형 소자

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee