KR0179921B1 - 적측형 반도체 패키지 - Google Patents

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Abstract

본 발명은 적층형 반도체 패키지에 관한 것으로, 종래의 적층형 반도체 패키지는 상, 하부 인너리드가 소정간격을 두고 설치되어 패키지의 두께가 두꺼워짐으로서 경박단소화에 한계가 있는 등의 문제점이 있었던 바, 본 발명은 적층형 반도체 패키지는 몸체부의 내측에 형성되는 패들을 몸체부보다 얇게 하고, 그 패들의 상, 하면에 제1 및 제2 반도체 칩을 실장함으로서 패키지를 경박단소화시는 효과가 있고, 종래의 까다롭고, 고가의 장비를 필요로하는 범퍼를 매개로한 본딩을 배제함으로서 생산성 향상 및 원가절감의 효과가 있다.

Description

적층형 반도체 패키지
제1도는 종래 적층형 반도체 패키지의 구성을 보인 종단면도.
제2도는 본 발명 적층형 반도체 패키지의 구성을 보인 종단면도.
제3도는 본 발명 적층형 반도체 패키지의 제조공정 중 준비단계를 설명하기 위한 것으로, a도는 평면도, b도는 종단면도.
제4도는 본 발명 적층형 반도체 패키지의 제조공정 중 완성단계를 설명하기 위한 것으로, a도는 평면도, b도는 종단면도.
제5도는 제2도의 변형예를 보인 종단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 몸체부 11, 11' : 상,하부 패턴
12 : 관통홀 13 : 관통형
14, 14' : 제1 및 제2 반도체 칩 15 : 금속 와이어
16 : 코팅부
본 발명은 적층형 반도체 패키지에 관한 것으로, 특히 패들의 양면에 제1 및 제2 반도체 칩을 실장하여 패키지를 고집적화한 동시에 경박단소화 시키도록 하는데 적합한 적층형 반도체 패키지에 관한 것이다.
최근들어 반도체 기술의 급격한 발전으로 주어진 면적내에 보다 많은 갯수의 칩(CHIP)을 내장하기 위한 노력을 기울이고 있는 바, 그 일예로서 반도체 칩에 범프를 이용하여 다수개의 인너리드를 각가가 부착하고, 그 부착된 인너리드를 다른 인너리드에 용접하여 반도체 패키지를 고집적화 하는 방법의 패키지기 소개되고 있다.
상기와 같은 종래의 적층형 반도체 패키지의 일예가 제1도에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
제1도는 종래 적층형 반도체 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 제1 및 제2 반도체칩(1)(2)과, 그 제1 및 제2반도체 칩(1)(2)에 각각 범프(BUMP)(3)로 부착되는 다수개의 상, 하부 인너리드(4)(4')와, 그 다수개의 인너리드(4) 중 제2반도체 칩(2)에 부착되는 하부 인너리드(4')에 연장형성되는 다수개의 아웃리드(5)와, 상기 제1 및 제2반도체 칩(1)(2), 다수개의 인너리드(4)(4')를 포함하는 일정면적에 몰딩되어 있는 몰딩부(6)로 구성되어 있다.
즉, 상기 제1반도체 칩(1)에 부착되어 있는 상부 인너리드(4)와 제2반도체 칩(2)에 부착되어 있는 하부 인너리드(4') 들이 소정공간을 두고 설치되어 있다.
상기와 같이 구성되어 있는 종래 적층형 반도체 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 제1반도체 칩(1)에 범프(3)를 이용하여 다수개의 상부 인너리드(4)를 각각 부착하고, 제2반도체 칩(2)에 범프(3)를 이용하여 하부 인너리드(4')를 각각 부착한다.
이와 같은 범프 본딩(BUMP BONDING) 방식은 반도체 칩(1)(2)의 패드(미도시) 상면에 범프(3)를 위치시키고, 인너리드(4)(4')를 상기 범프(3)의 상면에 밀착시킨 후, 열을 가하여 상기 패드(미도시), 범프(3), 인너리드(4)(4')를 접합시키는 방식으로 자동설비에서 이루어진다.
상기와 같이 제1 및 제2반도체 칩(1)(2)에 상, 하부 인너리드(4)(4')를 부착한 다음에는 그 상, 하부 인너리드(4)(4')를 레이저를 이용하여 접합하고, 상기 제1 및 제2 반도체 칩(1)(2), 상, 하부 인너리드(4)(4')를 포함하는 일정면적을 에폭시(EPOXY) 수지로 몰딩하여 몰딩부(6)를 형성한 다음, 상기 몰딩부(6)의 외측으로 돌출형성된 아웃리드(5)를 소정의 형태로 포밍(FORMING)하는 방법으로 제조된다.
그러나, 상기와 같은 종래의 적층형 반도체 패키지는 상부 인너리드(4)와 하부 인너리드(4') 사이에 소정의 공간이 형성됨으로서 패키지를 경박단소화 시키는데 한계가 있는 어려움이 있었다.
또한, 범프(3)를 매개로 하여 반도체 칩(1)(2)과 다수개의 상, 하부 인너리드(4)(4')를 전기적을 접합하는 것으로, 고난도의 기술을 요하게 되어 생산성이 저하되고,기존의 장비와는 호환성이 없어 범프(3) 본딩을 하는 고가의 장비를 이용하여야 하므로 장비구입에 따른 원가상승의 원인이 되는 문제점이 있었다.
본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 적층형 반도체 패키지를 제공함에 있다.
본 발명의 다른 목적은 패키지를 고집적화 하는 동시에 경박단소화시키도록 하는데 적합한 적층형 반도체 패키지를 제공함에 있다.
본 발명의 또다른 목적은 범프를 매개로 반도체 칩과 인너리드를 전기적으로 연결하는 것을 배제하여 생산성을 향상시키도록 하는데 적합한 적층형 반도체 패키지를 제공함에 있다.
본 발명의 또다른 목적은 범프를 배제하고 와이어를 이용하여 반도체 칩과 인너리드를 전기적으로 연결함으로서, 기존 설비를 이용하는데 따른 원가절감을 도모하도록 하는데 적합한 적층형 반도체 패키지를 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 변부에 다수개의 상, 하부 패턴이 형성된 몸체부와, 그 몸체부의 내측에 설치되며 몸체부보다 두께가 얇은 패들과, 그 패들의 상, 하면에 각각 부착되는 제1 및 제2반도체 칩과, 그 제1 및 제2반도체 칩과 다수개의 상, 하부 패턴이 각각 전기적으로 연결되는 금속 와이어와, 상기 제1 및 제2반도체칩, 금속 와이어를 포함하는 일정면적이 코팅액으로 코팅되는 코팅부를 구비하여서 구성된 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 적층형 반도체 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명 적층형 반도체 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명의 적층형 반도체 패키지는 세라믹(CERAMIC) 또는 플라스틱(PLASTIC)으로된 사각형의 몸체부(10)의 변부에 금속으로 된 상, 하부 패턴(11)(11')이 형성되고, 상기 몸체부(10)의 모서리 부분에 상,하로 관통되어 패키지의 적층시 얼라인(ALIGN) 하기 위한 관통홀(12)이 형성된다.
그리고, 상기 사각형의 몸체부(10) 내측에는 그 몸체부(10)와 동일재질의 패들(13)이 일체로 설치되고, 그 패들(13)의 상, 하부에 접착제(미도시)를 이용하여 제1 및 제2반도체 칩(14)(14')이 부착된다.
상기 패들(13)의 두께는 몸체부(10)의 두께보다 얇게 하여, 제1 및 제2반도체 칩(14)(14')이 안착되도록 함으로서 적층에 의한 패키지 두께가 두꺼워지는 것을 방지한 것을 특징으로 한다.
또한, 상기 제1 및 제2반도체 칩(14)(14')과 상기 다수개의 상, 하부 패턴(11)(11')은 각각 금속 와이어(15)로 전기적인 연결이 이루어 지고, 상기 제1 및 제2반도체 칩(14)(14'), 금속 와이어(15)를 포함하는 일적면적이 액상의 폴리이미드(POLYIMIDE)인 피아이큐(PIQ : POLYMIDE ISOINDORO QUINAZORRNDIONE)로 포팅(POTTING)되어 코팅부(16)가 형성된다.
상기와 같이 구성되어 있는 본 발명 적층형 반도체 패키지의 제조방법을 제3도와 제4도를 참고하여 상세히 설명하면 다음과 같다.
상기와 같은 적층형 반도체 패키지의 제조하는 순서는 크게 두가지의 단계로 이루어지는데 첫번째는 준비단계이고, 두번째는 완성단계이다.
먼저, 모서리에 관통홀(12)이 구비된 사각형의 몸체부(10) 내측에 제1 및 제2 반도체 칩(14)(14')을 안착시키기 위한 패들(13)을 형성하고, 상기 몸체부(10)의 변부에 다수개의 상, 하부 패턴(11)(11')을 형성하되, 그 상, 하부 패턴(11)(11') 중 동일기능을 하는 상, 하부 패턴(11)(11')은 상기 패들(13)에 형성된 비어홀(VIA HOLE)(미도시)을 통하여 상, 하로 연결되도록 하는 순서로 준비단계를 진행한다.
그런 다음, 상기 패들(13)의 상면에 접착제(미도시)를 이용하여 제1반도체 칩(14)을 부착하고, 상기 몸체부(10)를 뒤집어서 패들(13)의 하면에 접착제(미도시)를 이용하여 제2반도체 칩(14')을 부착한다. 이와 같이 제1 및 제2반도체 칩(14)(14')이 고정 부착된 후에는 그 제1 및 제2반도체 칩(14)(14')의 칩패드(미도시)와 상기 다수개의 상, 하부 패턴(11)(11')을 각각 금속 와이어(15)로 연결하는 와이어 본딩(WIRE BONDING)을 실시한다. 그런 다음, 마지막으로 상기 제1 및 제2반도체 칩(14)(14')과 금속 와이어(15)의 주변에 코팅액인 피아큐를 포팅하여 포팅부(16)를 형성하는 순서를 진행함으로서 적층형 반도체 패키지(17)가 완성되는 것이다.
상기와 같은 적층형 반도체 패키지는 패들의 두께를 몸체부 두께보다 얇게 하여 패들의 양면에 제1 및 제2반도체 칩을 설치시 패키지의 전체 두께가 두꺼워지는 것을 방지함으로써 패키지의 경박단소화를 이루은 효과가 있고, 기존설비를 이용하여 와이어 본딩을 실시함으로서 종래 작업이 까다롭고 고가의 자동화 장비가 필요한 범프를 이용한 본딩방법의 적용시 보다 생산성 향상 및 원가절감의 효과가 있다.
제5도는 제2도의 변형예를 보인 종단면도로서, 도시된 바와 같이, 본 발명의 적층형 반도체 패키지(17)를 4개 적층하여 다층을 형성함으로서, 고집적화한 것이다.
상기 4개의적층형 반도체 패키지(17)는 각각 솔더 페이스트(SOLDEPASTE)(20)를 매개로 하여 접합된 것을 특징으로 한다.
이와 같은 적층형 패키지를 다층으로 구성하는 방법은 다음과 같다.
핀 또는 긴 막대 형상의 치구 4개가 상기 각각의 적층형 반도체 패키지(17)에 형성된 관통홀(12)에 삽입되도록 하여, 적층형 반도체 패키지(17) 4개를 상, 하 방향으로 얼라인(ALIGN) 한 후, 그 4개의 적층형 반도체 패키지(17)에 형성된 상,하부 패턴(11)(11')이 연결되도록 솔더링(SOLDERING)하여 접합한 것이다.
상기 제5도에서는 적층형 반도체 패키지(17)를 4개 적층한 상태를 예로 들어 설명하였으나, 꼭 그에 한정하는 것은 아니며, 본 발명의 사상과 범주를 벗어나지 않는 범위내에서 얼마든지 적층하여 패키지를 고집적화 할 수 있는 것이다.

Claims (5)

  1. 변부에 다수개의 상, 하부 패턴이 형성된 몸체부와, 그 몸체부의 내측에 설치되며 몸체부보다 두께가 얇은 패들과, 그 패들의 상, 하면에 각각 부착되는 제1 및 제2반도체 칩과, 그 제1 및 제2반도체 칩과 다수개의 상, 하부 패턴이 각각 전기적으로 연결되는 금속 와이어와, 상기 제1 및 제2반도체 칩, 금속 와이어를 포함하는 일정면적이 코팅된 코팅부를 구비하여서 구성된 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 몸체부는 세라믹인 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서, 상기 몸체부는 플라스틱인 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서, 상기 몸체부의 모서리에는 패키지의 다층 구성시 얼라인하기 위한 관통홀이 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서, 상기 코팅부는 액상의 폴리이미드인 피아이큐인 것을 특징으로 하는 적층형 반도체 패키지.
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JP9119046A JP2819284B2 (ja) 1996-05-17 1997-05-09 半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ
DE19720275A DE19720275B4 (de) 1996-05-17 1997-05-14 Substrat für eine Halbleiteranordnung, Herstellungsverfahren für dasselbe und eine das Substrat verwendende stapelbare Halbleiteranordnung
US08/857,462 US6153928A (en) 1996-05-17 1997-05-16 Substrate for semiconductor package, fabrication method thereof, and stacked-type semiconductor package using the substrate

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19801312A1 (de) 1998-01-15 1999-07-22 Siemens Ag Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes
KR100302593B1 (ko) 1998-10-24 2001-09-22 김영환 반도체패키지및그제조방법
US6636334B2 (en) * 1999-03-26 2003-10-21 Oki Electric Industry Co., Ltd. Semiconductor device having high-density packaging thereof
US6982478B2 (en) * 1999-03-26 2006-01-03 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating the same
JP3576030B2 (ja) * 1999-03-26 2004-10-13 沖電気工業株式会社 半導体装置及びその製造方法
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
US6344687B1 (en) * 1999-12-22 2002-02-05 Chih-Kung Huang Dual-chip packaging
TWI283831B (en) * 2001-02-28 2007-07-11 Elpida Memory Inc Electronic apparatus and its manufacturing method
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
EP1351301B1 (en) * 2002-04-03 2009-06-17 Panasonic Corporation Semiconductor built-in millimeter-wave band module
US6710246B1 (en) * 2002-08-02 2004-03-23 National Semiconductor Corporation Apparatus and method of manufacturing a stackable package for a semiconductor device
KR100475716B1 (ko) * 2002-08-13 2005-03-10 매그나칩 반도체 유한회사 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법
US6740546B2 (en) * 2002-08-21 2004-05-25 Micron Technology, Inc. Packaged microelectronic devices and methods for assembling microelectronic devices
US6723585B1 (en) 2002-10-31 2004-04-20 National Semiconductor Corporation Leadless package
US6781243B1 (en) * 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
WO2004093135A2 (en) * 2003-04-07 2004-10-28 Protek Devices, Lp Low profile small outline leadless semiconductor device package
TW200514484A (en) * 2003-10-08 2005-04-16 Chung-Cheng Wang Substrate for electrical device and methods of fabricating the same
TWI228303B (en) * 2003-10-29 2005-02-21 Advanced Semiconductor Eng Semiconductor package, method for manufacturing the same and lead frame for use in the same
DE10353139B4 (de) * 2003-11-14 2008-12-04 Fachhochschule Stralsund Stapelbares modulares Gehäusesystem und ein Verfahren zu dessen Herstellung
JP4285364B2 (ja) * 2004-08-20 2009-06-24 パナソニック株式会社 立体回路モジュールとこれを用いた携帯端末機器および立体回路モジュールの製造方法
FR2877537B1 (fr) * 2004-10-29 2007-05-18 Thales Sa Boitier microelectronique multiplans
US7309914B2 (en) * 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
DE102005008600B9 (de) * 2005-02-23 2012-06-21 Infineon Technologies Ag Chipträger, System aus einem Chipträger und Halbleiterchips und Verfahren zum Herstellen eines Chipträgers und eines Systems
US7352058B2 (en) * 2005-11-01 2008-04-01 Sandisk Corporation Methods for a multiple die integrated circuit package
KR100996982B1 (ko) * 2005-11-01 2010-11-26 샌디스크 코포레이션 다중 다이 집적회로 패키지
US7511371B2 (en) * 2005-11-01 2009-03-31 Sandisk Corporation Multiple die integrated circuit package
EP1813951A1 (en) * 2006-01-30 2007-08-01 Infineon Technologies SensoNor AS Inertial measurement unit and packages thereof
JP3942190B1 (ja) * 2006-04-25 2007-07-11 国立大学法人九州工業大学 両面電極構造の半導体装置及びその製造方法
KR100782774B1 (ko) * 2006-05-25 2007-12-05 삼성전기주식회사 Ｓｉｐ 모듈
CN101296566B (zh) * 2007-04-29 2011-06-22 鸿富锦精密工业（深圳）有限公司 电气元件载板及其制造方法
US20110024890A1 (en) * 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US20090127686A1 (en) * 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same
US8035210B2 (en) * 2007-12-28 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with interposer
CN101471331A (zh) * 2007-12-28 2009-07-01 鸿富锦精密工业（深圳）有限公司 组合式晶片模组封装结构和方法
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
KR101461630B1 (ko) * 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
US8264074B2 (en) * 2010-09-10 2012-09-11 General Electric Company Device for use as dual-sided sensor package
US9674938B2 (en) 2010-11-03 2017-06-06 3M Innovative Properties Company Flexible LED device for thermal management
US9179543B2 (en) 2010-11-03 2015-11-03 3M Innovative Properties Company Flexible LED device with wire bond free die
KR20130143067A (ko) 2010-11-03 2013-12-30 쓰리엠 이노베이티브 프로퍼티즈 컴파니 가요성 led 디바이스 및 제조 방법
US9716061B2 (en) 2011-02-18 2017-07-25 3M Innovative Properties Company Flexible light emitting semiconductor device
WO2013025402A2 (en) 2011-08-17 2013-02-21 3M Innovative Properties Company Two part flexible light emitting semiconductor device
WO2013085497A1 (en) 2011-12-06 2013-06-13 Intel Corporation Semiconductor chip stacking assemblies
JPWO2014188632A1 (ja) * 2013-05-23 2017-02-23 パナソニック株式会社 放熱構造を有する半導体装置および半導体装置の積層体
US9947635B1 (en) * 2016-10-14 2018-04-17 Advanced Semiconductor Engineering, Inc. Semiconductor package, interposer and semiconductor process for manufacturing the same
CN107393836B (zh) * 2017-06-19 2020-04-10 矽力杰半导体技术(杭州)有限公司 芯片封装方法及封装结构
KR20210071452A (ko) * 2019-12-06 2021-06-16 현대자동차주식회사 네트워크 시스템, 차량 및 그 제어방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5866344A (ja) * 1981-10-16 1983-04-20 Hitachi Ltd 集積回路パツケ−ジ
JPS61285740A (ja) * 1985-06-12 1986-12-16 Sumitomo Electric Ind Ltd 高密度実装形セラミツクｉｃパツケ−ジ
JPH01283973A (ja) * 1988-05-11 1989-11-15 Hitachi Ltd 光検出素子用実装装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH0430561A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置およびその実装構造
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
JP2816244B2 (ja) * 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
JPH04127461A (ja) * 1990-09-18 1992-04-28 Nec Corp 樹脂封止型半導体装置
US5432681A (en) * 1993-04-30 1995-07-11 The United States Of America As Represented By The Secretary Of The Air Force Density improvement for planar hybrid wafer scale integration
JP3230348B2 (ja) * 1993-09-06 2001-11-19 ソニー株式会社 樹脂封止型半導体装置及びその製造方法
JP2522182B2 (ja) * 1993-10-07 1996-08-07 日本電気株式会社 半導体装置
US5633530A (en) * 1995-10-24 1997-05-27 United Microelectronics Corporation Multichip module having a multi-level configuration
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
KR100232214B1 (ko) * 1996-06-19 1999-12-01 김영환 패키지 양면 실장형 피.씨.비 카드 및 그 제조방법
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422359B1 (ko) * 2002-03-07 2004-03-11 주식회사 하이닉스반도체 원통형 반도체 패키지 및 그를 이용한 케이블형 패키지 모듈

Also Published As

Publication number Publication date
JP2819284B2 (ja) 1998-10-30
KR970077556A (ko) 1997-12-12
DE19720275A1 (de) 1997-11-20
CN1065660C (zh) 2001-05-09
DE19720275B4 (de) 2008-06-26
US6153928A (en) 2000-11-28
CN1166058A (zh) 1997-11-26
JPH1056128A (ja) 1998-02-24

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