JP2819284B2 - 半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ - Google Patents

半導体パッケージ用基板およびその製造方法と その基板を利用した積層型半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ用
基板およびその製造方法とその基板を利用した積層型半
導体パッケージに関する。
【０００２】
【従来の技術】近来、半導体技術の急速な発展に伴い、
限定された面積内により多い半導体チップを内蔵する研
究が盛んに行われ、その一例として、単一のパッケージ
内に２つの半導体チップを内蔵した樹脂封止型の半導体
パッケージが特願平４−１３６９５号公報に開示されて
いる。
【０００３】このような従来の樹脂封止型半導体パッケ
ージは、図６に示したように、各々のチップパッド（図
示せず）を有する面を対向させて、所定の間隔を隔てて
配置した第１半導体チップ１及び第２半導体チップ１’
と、第１半導体チップ１及び第２半導体チップ１’の各
チップパッド上に接着されたバンプ３、３’と、第１半
導体チップのバンプ３に一端が連結された複数の第１イ
ンナーリード４と、各第１インナーリード４の他端に延
長形成されたアウトリード５と、第２半導体チップ１’
の各バンプ３’に一端が連結され、他端は第１インナー
リード４に連結された複数の第２インナーリード４’
と、第１半導体チップ１及び第２半導体チップ１’と第
１インナーリード４及び第２インナーリード４’とを密
封したモルディング部６と、を備えて構成されていた。
【０００４】また、このような従来の樹脂封止型半導体
パッケージの製造方法は次のようである。先ず、第１半
導体チップ１の各パッド（図示せず）にバンプ３を介し
て第１インナーリード４を接合し、第２半導体チップ
１’の各パッド（図示せず）にもバンプ３’を介して第
２インナーリード４’を接合する。このバンプボンディ
ング（bump bonding）は、第１半導体チップ１の各パッ
ド（図示せず）上にバンプ３を形成し、第１インナーリ
ード４をバンプ３の上面に密着した後、加熱して各パッ
ド（図示せず）に各バンプ３を介してインナーリード４
を接合させる。同様に、第２半導体チップ１’の各パッ
ド（図示せず）への第２インナーリード４’の接合も、
バンプ３’を介して行われる。バンプボンディングは、
自動設備を利用して行われる。
【０００５】そして、第１半導体チップ１及び第２半導
体チップ１’に第１インナーリード４及び第２インナー
リード４’を夫々付着した後、第１半導体チップ１に接
合された各第１インナーリード４の上方に第２半導体チ
ップ１’に接合された各第２インナーリード４’を対応
させて配置し、これらをレーザを用いて接合する。次い
で、第１半導体チップ１及び第２半導体チップ１’と第
１インナーリード４及び第２インナーリード４’とを、
所定容積のエポキシ樹脂（epoxy resin ）により密封し
てモルディング部６を形成し、このモルディング部６の
外側に突出された各第１インナーリード４から延長され
たアウトリード５を、使用者の所望の形状に形成（form
ing ）して、従来の樹脂封止型半導体パッケージが完成
される。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来樹脂封止型半導体パッケージにおいては、半導体パッ
ケージを積層することが不可能であるため、所定面積の
印刷回路基板上に実裝し得る半導体チップの数が限定さ
れるといる不都合な点があった。又、バンプボンディン
グ（bump bonding）を施して半導体チップのパッドにイ
ンナーリードを接合するようになっているため、ワイヤ
ボンディング法等に比べて工程が煩雑で費用も高くなる
といる不都合な点があった。
【０００７】本発明は、このような従来の問題点に鑑
み、単一パッケージ内に複数の半導体チップを内蔵し得
るように構成した半導体パッケージ用の基板及びその基
板の製造方法を提供し、この基板を用いた各半導体パッ
ケージを積層してパッケージの高集積化及び小型化を図
り得る積層型の半導体パッケージを提供することを目的
とする。
【０００８】
【課題を解決するための手段】このため、請求項１に係
る発明では、板状に形成された絶縁体の基板本体と、該
基板本体の上下面中央部に夫々形成された上部リセス部
及び下部リセス部と、該上部リセス部の底面に、前記上
部リセス部の外周に沿って所定間隔を有して夫々配列さ
れた複数の上部第１導電線と、前記下部リセス部の底面
に、前記下部リセス部の外周に沿って所定の間隔を有し
て夫々配列された複数の下部第１導電線と、一端が所定
の前記上部第１導電線に接合され、他端が前記基板本体
の上面の外周近傍に所定の間隔を有して夫々配列された
複数の上部第２導電線と、一端が所定の前記下部第１導
電線に接合され、他端が前記基板本体の下面の外周近傍
に所定の間隔を有して夫々配列された複数の下部第２導
電線と、を含んで半導体パッケージ用基板を構成する。
【０００９】また、請求項１１に係る発明では、板状に
形成された絶縁体の基板本体と、該基板本体の上下面中
央部に夫々形成された上部リセス部及び下部リセス部
と、該上部リセス部の底面に、前記上部リセス部の外周
に沿って所定間隔を有して夫々配列された複数の上部第
１導電線と、前記下部リセス部の底面に、前記下部リセ
ス部の外周に沿って所定の間隔を有して夫々配列された
複数の下部第１導電線と、一端が所定の前記上部第１導
電線に接合され、他端が前記基板本体の上面の外周近傍
に所定の間隔を有して夫々配列された複数の上部第２導
電線と、一端が所定の前記下部第１導電線に接合され、
他端が前記基板本体の下面の外周近傍に所定の間隔を有
して夫々配列された複数の下部第２導電線と、前記上部
リセス部の底面に接着された第１半導体チップと、前記
下部リセス部の底面に接着された第２半導体チップと、
該第１半導体チップと前記上部第１導電線とを、また、
前記第２半導体チップと前記下部第１導電線とを、夫々
電気的に接続する第３導電線と、前記上部リセス部およ
び下部リセス部に樹脂を充填して、前記上部第１導電
線、下部第１導電線、第１半導体チップ、第２半導体チ
ップ、及び第３導電線を密封するモルディング部とを含
んで積層型半導体パッケージを構成する。
【００１０】これにより、半導体パッケージを小型化す
ると共に、集積度を高める。前記基板本体は、請求項２
および請求項１２に係る発明のように、セラミックで形
成してもよく、請求項３および請求項１３に係る発明の
ように、プラスチックで形成してもよい。また、請求項
４および請求項１４に係る発明では、前記基板本体の所
定部位に、整合溝を設けて、複数の半導体パッケージ基
板を積層する際の位置の整合を容易にする。
【００１１】また、請求項５および請求項１５に係る発
明では、前記上部第１導電線と下部第１導電線とは、導
電性金属を介して、容易に接合される。前記導電性金属
は、請求項６および請求項１６に係る発明のように、ア
ルミニウム、鉛、銅及びタンクステンのうちいずれか１
つで形成すればよい。また、前記上部第１導電線、下部
第１導電線、上部第２導電線、および下部第２導電線
も、請求項７および請求項１７に係る発明のように、夫
々をアルミニウム、鉛、銅及びタングステンのうちいず
れか１つで形成すればよい。
【００１２】また、前記第３導電線は、請求項１８に係
る発明のように金属ワイヤでもよく、請求項１８に係る
発明のようにバンプでもよい。さらに、請求項２０に係
る発明のようにソルダボールでもよい。また、上述した
半導体パッケージ用基板は、請求項８に係る発明のよう
に、第１絶縁層の上面に複数の上部第１導電線を、下面
に複数の下部第１導電線を夫々形成する段階と、前記絶
縁層の上面に上部第２絶縁層を、下面に下部第２絶縁層
を夫々積層する段階と、前記上部第２絶縁層の表面に複
数の上部第２導電線を、前記下部第２絶縁層の表面に複
数の下部第２電導線を夫々形成する段階と、前記複数の
上部第１導電線と前記複数の上部第２導電線とを、ま
た、前記複数の下部第１導電線と複数の前記下部第２導
電線とを、夫々対応させて導電性金属を介して相互に電
気的に接続する段階と、前記上部第２絶縁層の中央部に
前記上部第１導電線の表面が露出する上部リセス部を、
また、前記下部第２絶縁層の中央部に前記下部第１導電
線の表面が露出する下部リセス部を夫々形成する段階
と、を順次行うことで製造できる。
【００１３】また、請求項９に係る発明のように、前記
複数の上部第１導電線と前記複数の下部第１導電線とを
夫々対応させて電気的に接続する段階を追加して行って
もよい。さらに、請求項１０に係る発明のように、前記
積層された第１絶縁層、上部第２絶縁層、及び下部第２
絶縁層を貫通する整合溝１５を形成する段階を追加して
もよい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の実施例に係る半
導体パッケージ用基板の構成を示したもので、（Ａ）は
平面図、（Ｂ）は底面図、（Ｃ）は（Ａ）のａ−ａ矢視
縦断面図である。
【００１５】先ず、基板本体１０の上面中央部には、半
導体チップを載置するための溝状の上部リセス(recess)
部１１ａが、下面中央部には下部リセス部１１ｂが、夫
々形成されている。基板本体１０の材料としては、セラ
ミック又はプラスチックが望ましい。上部リセス部１１
ａの底面には複数の上部第１導電線１２ａが、上部リセ
ス部１１ａの外周に沿って所定の間隔を置いて夫々配列
され、下部リセス部１１ｂの底面には複数の下部第１導
電線１２ｂが上部第１導電線１２a と対称になるように
配列される。
【００１６】ここで、上部第１導電線１２a と下部第１
導電線１２ｂとは、基板本体１０により相互に電気的に
隔離して形成されるが、図１（Ｄ）に示すように、必要
に応じて基板本体１０を貫通するビアホール（via hol
e）を、上部第１導電線１２aと下部第１導電線１２ｂと
の間に穿孔し、このビアホールに導電性物質１３を充填
して各上部電導線１２ａと下部第１導電線１２ｂとを夫
々電気的に接続することもできる。
【００１７】上部リセス部１１ａを囲む基板本体１０上
面には、上部第１導電線１２ａに対応させて、複数の上
部第２導電線１４ａが設けてある。この上部第２導電線
１４ａは、一端が上部第１導電線１２ａに接合され、他
端は基板本体１０上面の外周近傍に所定間隔で配設され
ている。同様に、基板本体１０下面には、複数の下部第
２導電線１４ｂが上部第２導電線１４ａと対称になるよ
うに形成されている。上部第１導電線１２ａ、下部第１
導電線１２ｂ、上部第２導電線１４ａ、および下部第２
導電線１４ｂの材料としては、高電導性の金属材料であ
るアルミニウム（Ａｌ）、鉛（Ｐｂ）、銅（Ｃｕ）及び
タングステン（Ｗ）のうちいずれか１つを用いる。
【００１８】又、複数の半導体パッケージ基板を積層す
るときに各基板間の位置を整合するため、基板本体１０
の四隅の各角部には、基板本体を上下に貫通する整合溝
１５が形成してある。次に、本発明の半導体パッケージ
の製造工程を説明する。先ず、図２（Ａ）に示したよう
に、セラミック又はプラスチックの第１絶縁層１０ａの
上下面に上部第１電導線１２ａ及び下部第１導電線１２
ｂのを夫々形成する。上部第１導電線１２ａ（下部第１
導電線１２ｂ）を形成するときには、第１絶縁層１０ａ
の上面（下面）全体に導電性金属層を形成した後、周知
の写真食刻法を施して所定の形状にする。
【００１９】このとき、図２（Ｂ）に示したように、必
要に応じて絶縁層１０ａを上下に貫通するビアホールを
形成して、そのビアホールに導電性物質１３として、ア
ルミニウム（Ａｌ）、鉛（Ｐｂ）、銅（Ｃｕ）及びタン
グステン（Ｗ）のうちいずれか１つを充填して、各上部
第１導電線１２ａと下部第１導電線１２ｂとを電気的に
接続する。
【００２０】この、ビアホールを形成し、導電性物質１
３を充填する工程は、先ず、上部第１電導線１２ａ及び
下部第１導電線１２ｂを形成する位置に合わせて絶縁層
１０ａにビアホールを形成し、その後、上部第１電導線
１２ａ及び下部第１導電線１２ｂを形成すれば、ビアホ
ールの中に上部第１電導線１２ａ及び下部第１導電線１
２ｂを形成する金属層が入り込むので、ビアホールに導
電性物質１３を充填することにより容易に電気的に接続
することができる。また、ビアホールの穿設により、上
部第１電導線１２ａ及び下部第１導電線１２ｂの形状が
崩れることもない。
【００２１】このように、上部第１導電線１２ａと下部
第１導電線１２ｂとは、相互に電気的に接続して使用す
ることもできるが、隔離して使用するときにはビアホー
ルの形成工程が省かれる。以下の製造工程は、上述した
ビアホールおよび導電性物質１３を設けた場合の断面図
に基づいて説明する。次いで、図２（Ｃ）に示したよう
に、上部第１導電線１２ａおよび下部第１導電線１２ｂ
が形成された第１絶縁層１０ａの上下面に、上部第２絶
縁層１０ｂ及び下部第２絶縁層１０ｃを夫々形成する。
上部第２絶縁層１０ｂおよび下部第２絶縁層１０ｃは、
セラミック又はプラスチックで形成することが望まし
く、特に第１絶縁層１０ａと同じ材質を用いるのが好ま
しい。
【００２２】ここで、第１絶縁層１０ａ、上部絶縁層１
０ｂ、及び下部絶縁層１０ｃの材質をセラミックとした
とき、各絶縁層１０ａ、１０ｂ、１０ｃを順次積層した
後、１０００〜１５００℃程度で加熱すると各絶縁層が
相互に融着して単一の基板本体１０に形成される。次い
で、図３（Ａ）に示したように、上部第２絶縁層１０ｂ
および下部第２絶縁層１０ｃの表面、すなわち基板本体
１０の上下面に、複数の上部第２導電線１４ａと下部第
２導電線１４ｂとを形成する。この上部第２導電線１４
ａ（下部第２導電線１４ｂ）を形成するには、上述した
上部第１導電線１２ａおよび下部第１導電線１２ｂの場
合と同様に、基板本体１０の上面（下面）全体に導電性
金属層を形成した後、周知の写真食刻を施して所定の形
状にする。
【００２３】複数の上部第２導電線１４ａ（下部第２導
電線１４ｂ）は、内部に上部第１導電線１２ａ（下部第
１導電線１２ｂ）の形成された基板本体１０の上面（下
面）中央部から外周に向けて形成され、相互に所定の間
隔を置いて配列されることが望ましい。次いで、図３
（Ｂ）に示したように、各上部第２絶縁層１０ｂ（下部
第２絶縁層１０ｃ）を貫通して、上部第１導電線１２ａ
（下部第１導電線１２ｂ）の表面が露出するように複数
のビアホールを形成し、このビアホールに導電性金属４
２を充填して、上部第２導電線１４ａ（下部第２導電線
１４ｂ）と上部第１導電線１２ａ（下部第１導電線１２
ｂ）とを電気的に接続する。上部第２絶縁層１０ｂおよ
び下部第２絶縁層１０ｃの形成前にビアホールを穿設し
ておけば、電気的接続が容易になるのは上述したのと同
様である。
【００２４】次いで、図３（Ｄ）に示したように、上部
第２絶縁層１０ｂおよび下部第２絶縁層１０ｃの、複数
のビアホールで囲まれた中央部を、上部第１導電線１２
ａおよび下部第１導電線１２ｂの表面が露出するまで研
磨（grinding）して、半導体チップ（図示せず）が載置
される大きさの上部リセス部１１ａおよび下部リセス部
１１ｂを形成する。
【００２５】次いで、図３（Ｅ）に示したように、下部
第２絶縁層１０ｃ、第１絶縁層１０ａ及び上部第２絶縁
層１０ｂの順に積層された単一基板本体１０の四隅の各
角部に、上下方向に貫通する整合溝（align hole）１５
を形成する。この整合溝１５は、本発明の半導体パッケ
ージ用基板を複数積層するときに、各基板の位置を整合
するために用いるものである。
【００２６】このようにして、図４（Ａ）に示したよう
な本発明の半導体パッケージ用基板が形成される。次い
で、図４（Ｂ）に示したように、基板本体１０の上部リ
セス部１１ａおよび下部リセス部１１ｂの底面に接着部
材２０を介して半導体チップ３０、３１を夫々接着し、
図４（Ｃ）に示したように、第３導電線としての金属ワ
イヤ４０を介して、上部半導体チップ３０と上部第１電
導線１２ａとを、また、下部半導体チップ３１と下部第
１導電線１２ｂとを夫々電気的に接続する。
【００２７】次いで、図４（Ｄ）に示したように、上部
半導体チップ３０が接着された上部リセス部１１ａ内に
モルディング樹脂を充填して、上部半導体チップ３０、
第３導電線４０及び上部第１導電線１２ａを封止するよ
うにエポキシモルディング部５０を形成する。同様に、
下部半導体チップ３１が接着された下部リセス部１１ｂ
内にも、モルディング樹脂を充填し、エポキシモルディ
ング部５０を形成して、本発明の基板を利用した積層型
半導体パッケージの製造を完了する。
【００２８】上述の例では、第３導電線４０としてワイ
ヤを用いたが、これに限定されず、第３導電線４０とし
てバンプ又はソルダボール（solder ball ）を使用する
こともできる。本発明の積層型半導体パッケージを複数
層に積層するには、図５に示したように、半導体バッケ
ージ１００の上部第２導電線１４ａの上に導電性ソルダ
ペースト（solder paste）６０を塗布し、半導体パッケ
ージ１１０を積層して、半導体バッケージ１００の上部
第２導電線１４ａと半導体パッケージ１１０の下部第２
導電線１４ｂとを電気的に接続する。同様に、半導体パ
ッケージ１１０の上に半導体パッケージ１２０を積層し
て、複数の半導体パッケージを順次積層することができ
る。
【００２９】このとき各半導体パッケージ１００、１１
０、１２０に形成された整合溝１５を利用し、例えば棒
状の部材を各半導体パッケージの整合溝１５を貫通させ
るなどして、位置を整合させて積層することにより、各
半導体パッケージ間の電気的な短絡や断線を防止するこ
とができる。このように、本発明の積層型半導体パッケ
ージは、使用者の所望に従い多数層の半導体パッケージ
を積層し高集積化を図ることができる。
【００３０】
【発明の効果】以上説明したように、請求項１、請求項
８および請求項１１に係る発明によれば、単一のパッケ
ージ内に２つの半導体チップを内蔵し得る基板を構成
し、この基板を用いて積層型半導体パッケージを構成す
ることができる。そして、半導体チップは各リセス部の
底面に配設するので、半導体パッケージを薄型にできる
という効果がある。また、積層型半導体パッケージを複
数積層できるので、さらに半導体パッケージの高集積化
及び小型化を図り得るという効果がある。
【００３１】また、請求項２〜請求項３および請求項１
２〜請求項１３に係る発明によれば、絶縁性、耐熱性、
防湿性に優れた半導体パッケージを安価に製造できると
いう効果がある。また、請求項４、請求項１０および請
求項１４に係る発明によれば、整合溝を用いて複数の半
導体パッケージを正確に積層することができるという効
果がある。
【００３２】また、請求項５、請求項９および請求項１
５に係る発明によれば、第１半導体チップと第２半導体
チップとを電気的に接続して、連動させることができる
という効果がある。また、請求項６〜請求項７および請
求項１６〜請求項１７に係る発明によれば、電導性に優
れた導電性金属、および、上部第１導電線、下部第１導
電線、上部第２導電線、下部第２導電線を入手が容易な
材料で安価に製造できるという効果がある。
【００３３】また、請求項１８に係る発明によれば、既
存のワイヤボンディング装置を用いることができるの
で、新たな設備を必要とせず、安価に製造できるという
効果がある。また、請求項１９および請求項２０に係る
発明によれば、バンプまたはソルダボールを用いること
により、電気的経路を短くして電気的性能を向上できる
という効果がある。
【図面の簡単な説明】
【図１】 本発明の半導体パッケージ用基板の一構成例
を示す図
【図２】 本発明の製造工程の一例を示す縦断面図
【図３】 本発明の製造工程の一例を示す縦断面図
【図４】 本発明の積層型半導体パッケージの一構成例
を示す縦断面図
【図５】 本発明の積層型半導体パッケージを複数積層
した状態を示す縦断面図
【図６】 従来の樹脂封止型半導体パッケージの構成を
示す縦断面図
【符号の説明】
１０ 基板本体 １０ａ 第１絶縁層 １０ｂ 上部第２絶縁層 １０ｃ 下部第２絶縁層 １１ａ 上部リセス部 １１ｂ 下部リセス部 １２ａ 上部第１導電線 １２ｂ 下部第１導電線 １３、４２ 導電性金属 １４ａ 上部第２導電線 １４ｂ 下部第２導電線 １５ 整合溝 ３０ 第１半導体チップ ３１ 第２半導体チップ ４０ 第３導電線 ５０ モールディング部 ６０ ソルダペースト １００、１１０、１２０ 半導体パッケージ

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】板状に形成された絶縁体の基板本体（１
    ０）と、 該基板本体（１０）の上下面中央部に夫々形成された上
    部リセス部（１１ａ）及び下部リセス部（１１ｂ）と、 該上部リセス部（１１ａ）の底面に、前記上部リセス部
    （１１ａ）の外周に沿って所定間隔を有して夫々配列さ
    れた複数の上部第１導電線（１２ａ）と、 前記下部リセス部（１１ｂ）の底面に、前記下部リセス
    部（１１ｂ）の外周に沿って所定の間隔を有して夫々配
    列された複数の下部第１導電線（１２ｂ）と、 一端が所定の前記上部第１導電線（１２ａ）に接合さ
    れ、他端が前記基板本体（１０）の上面の外周近傍に所
    定の間隔を有して夫々配列された複数の上部第２導電線
    （１４ａ）と、 一端が所定の前記下部第１導電線（１２ｂ）に接合さ
    れ、他端が前記基板本体（１０）の下面の外周近傍に所
    定の間隔を有して夫々配列された複数の下部第２導電線
    （１４ｂ）と、 を含んで構成された半導体パッケージ用基板。
  2. 【請求項２】前記基板本体（１０）はセラミックで形成
    される請求項１記載の半導体パッケージ用基板。
  3. 【請求項３】前記基板本体（１０）はプラスチックで形
    成される請求項１記載の半導体パッケージ用基板。
  4. 【請求項４】前記基板本体（１０）の所定部位に、整合
    溝（１５）を設けた請求項１〜請求項３のいずれか１つ
    に記載の半導体パッケージ用基板。
  5. 【請求項５】前記上部第１導電線（１２ａ）と下部第１
    導電線（１２ｂ）とは、導電性金属（１３）を介して接
    合されることを特徴とする請求項１〜請求項４のいずれ
    か１つに記載の半導体パッケージ用基板。
  6. 【請求項６】前記導電性金属（１３）はアルミニウム、
    鉛、銅及びタンクステンのうちいずれか１つである請求
    項５に記載の半導体パッケージ用基板。
  7. 【請求項７】前記上部第１導電線（１２ａ）、下部第１
    導電線（１２ｂ）、上部第２導電線（１４ａ）、および
    下部第２導電線（１４ｂ）は、夫々がアルミニウム、
    鉛、銅及びタングステンのうちいずれか１つで形成され
    る請求項１〜請求項６のいずれか１つに記載の半導体パ
    ッケージ用基板。
  8. 【請求項８】第１絶縁層（１０ａ）の上面に複数の上部
    第１導電線（１２ａ）を、下面に複数の下部第１導電線
    （１２ｂ）を夫々形成する段階と、 前記絶縁層（１０ａ）の上面に上部第２絶縁層（１０
    ｂ）を、下面に下部第２絶縁層（１０ｃ）を夫々積層す
    る段階と、 前記上部第２絶縁層（１０ｂ）の表面に複数の上部第２
    導電線（１４ａ）を、前記下部第２絶縁層（１０ｃ）の
    表面に複数の下部第２電導線（１４ｂ）を夫々形成する
    段階と、 前記複数の上部第１導電線（１２ａ）と前記複数の上部
    第２導電線（１４ａ）とを、また、前記複数の下部第１
    導電線（１２ｂ）と複数の前記下部第２導電線（１４
    ｂ）とを、夫々対応させて導電性金属（４２）を介して
    相互に電気的に接続する段階と、 前記上部第２絶縁層（１０ｂ）の中央部に前記上部第１
    導電線（１２ａ）の表面が露出する上部リセス部（１１
    ａ）を、また、前記下部第２絶縁層（１０ｃ）の中央部
    に前記下部第１導電線（１２ｂ）の表面が露出する下部
    リセス部（１１ｂ）を夫々形成する段階と、 を順次行う半導体パッケージ用基板の製造方法。
  9. 【請求項９】前記複数の上部第１導電線（１２ａ）と前
    記複数の下部第１導電線（１２ｂ）とを夫々対応させて
    電気的に接続する段階を追加して行う請求項８に記載の
    半導体パッケージ用基板の製造方法。
  10. 【請求項１０】前記積層された第１絶縁層（１０ａ）、
    上部第２絶縁層（１０ｂ）、及び下部第２絶縁層（１０
    ｃ）を貫通する整合溝１５を形成する段階を追加して行
    う請求項８または請求項９に記載の半導体パッケージ用
    基板の製造方法。
  11. 【請求項１１】板状に形成された絶縁体の基板本体（１
    ０）と、 該基板本体（１０）の上下面中央部に夫々形成された上
    部リセス部（１１ａ）及び下部リセス部（１１ｂ）と、 該上部リセス部（１１ａ）の底面に、前記上部リセス部
    （１１ａ）の外周に沿って所定間隔を有して夫々配列さ
    れた複数の上部第１導電線（１２ａ）と、 前記下部リセス部（１１ｂ）の底面に、前記下部リセス
    部（１１ｂ）の外周に沿って所定の間隔を有して夫々配
    列された複数の下部第１導電線（１２ｂ）と、 一端が所定の前記上部第１導電線（１２ａ）に接合さ
    れ、他端が前記基板本体（１０）の上面の外周近傍に所
    定の間隔を有して夫々配列された複数の上部第２導電線
    （１４ａ）と、 一端が所定の前記下部第１導電線（１２ｂ）に接合さ
    れ、他端が前記基板本体（１０）の下面の外周近傍に所
    定の間隔を有して夫々配列された複数の下部第２導電線
    （１４ｂ）と、 前記上部リセス部（１１ａ）の底面に接着された第１半
    導体チップ（３０）と、 前記下部リセス部（１１ｂ）の底面に接着された第２半
    導体チップ（３１）と、 該第１半導体チップ（３０）と前記上部第１導電線（１
    ２ａ）とを、また、前記第２半導体チップ（３１）と前
    記下部第１導電線（１２ｂ）とを、夫々電気的に接続す
    る第３導電線（４０）と、 前記上部リセス部（１１ａ）および下部リセス部（１１
    ｂ）に樹脂を充填して、前記上部第１導電線（１２
    ａ）、下部第１導電線（１２ｂ）、第１半導体チップ
    （３０）、第２半導体チップ（３１）、及び第３導電線
    （４０）を密封するモルディング（５０）部と、 を含んで構成された積層型半導体パッケージ。
  12. 【請求項１２】前記基板本体（１０）は、セラミックで
    ある請求項１１に記載の積層型半導体パッケージ。
  13. 【請求項１３】前記基板本体（１０）はプラスチックで
    ある請求項１１に記載の積層型半導体パッケージ。
  14. 【請求項１４】前記基板本体（１０）の所定部位に、整
    合溝（１５）を設けた請求項１１〜請求項１３のいずれ
    か１つに記載の積層型半導体パッケージ。
  15. 【請求項１５】前記上部第１導電線（１２ａ）と下部第
    １導電線（１２ｂ）とは、導電性金属（１３）を介して
    接合されることを特徴とする請求項１１〜請求項１４の
    いずれか１つに記載の積層型半導体パッケージ。
  16. 【請求項１６】前記導電性金属（１３）はアルミニウ
    ム、鉛、銅及びタンクステンのうちいずれか１つである
    請求項１５に記載の積層型半導体パッケージ。
  17. 【請求項１７】前記上部第１導電線（１２ａ）、下部第
    １導電線（１２ｂ）、上部第２導電線（１４ａ）、およ
    び下部第２導電線（１４ｂ）は、夫々がアルミニウム、
    鉛、銅及びタングステンのうちいずれか１つで形成され
    る請求項１１〜請求項１６のいずれか１つに記載の積層
    型半導体パッケージ。
  18. 【請求項１８】前記第３導電線（４０）は、金属ワイヤ
    である請求項１１〜請求項１７のいずれか１つに記載の
    積層型半導体パッケージ。
  19. 【請求項１９】前記第３導電線（４０）は、バンプであ
    る請求項１１〜請求項１７のいずれか１つに記載の積層
    型半導体パッケージ。
  20. 【請求項２０】前記第３導電線（４０）は、ソルダボー
    ルである請求項１１〜請求項１７のいずれか１つに請求
    項１０記載の積層型半導体パッケージ。
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