JPWO2014188632A1 - 放熱構造を有する半導体装置および半導体装置の積層体 - Google Patents

放熱構造を有する半導体装置および半導体装置の積層体 Download PDF

Info

Publication number
JPWO2014188632A1
JPWO2014188632A1 JP2015518045A JP2015518045A JPWO2014188632A1 JP WO2014188632 A1 JPWO2014188632 A1 JP WO2014188632A1 JP 2015518045 A JP2015518045 A JP 2015518045A JP 2015518045 A JP2015518045 A JP 2015518045A JP WO2014188632 A1 JPWO2014188632 A1 JP WO2014188632A1
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
semiconductor
semiconductor substrate
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015518045A
Other languages
English (en)
Inventor
越智 岳雄
岳雄 越智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2014188632A1 publication Critical patent/JPWO2014188632A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094Thermal management, e.g. cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半導体装置は、半導体基板と、半導体基板の第一の面に配置された電極と、半導体基板の第一の面と反対側の第二の面に形成された回路と、回路と電極とを接続する導電体と、半導体基板の外周に配置された第1のリードと、電極と第1のリードとを接続する接続部材と、半導体基板と第1のリードと接続部材とを封止する封止材とを備え、半導体基板の第二の面が封止材から露出している。

Description

本開示は、放熱構造を有する半導体装置とその製造方法に関する。
以下、特許文献1の半導体装置の構成について図13を参照しながら説明する。図13は、特許文献1の半導体装置の断面図である。
図13に示すように、半導体装置は、半導体基板101、ワイヤ102、封止樹脂103、およびリード104からなり、半導体基板101の外周にリード104が配置されている。
電極108を含む回路は半導体基板101の上面側に形成され、半導体基板101の電極108とリード104の内部端子127とがワイヤ102で接続されている。
半導体基板101、リード104、およびワイヤ102が封止樹脂103で封止成形され、半導体基板101の下面106とリード104の下面126とが半導体装置の下面において封止樹脂103から露出する。
特許文献2の半導体装置の構成について、図14を参照しながら説明する。図14は、特許文献2の半導体装置の断面図である。
図14に示すように、半導体装置は、半導体基板101、ワイヤ102、封止樹脂103、リード104からなり、半導体基板101の外周にリード104が配置されている。
電極108を含む回路は半導体基板101の上面側に形成され、半導体基板101の電極108とリード104の内部端子部127とがワイヤ102で接続され、半導体基板101、リード104およびワイヤ102が封止樹脂103で封止されている。
半導体基板101の厚さはリード104よりも薄く、また、リード104には段差があり、内部端子127はリード104の上面125よりも一段低く形成されている。
リード104の下面126と半導体基板101の下面106は、半導体装置の下面において同一平面で封止樹脂103の外部に露出し、かつリード104の上面125が、半導体装置の上面で外部に露出する。
特開2006−196556号公報 特開2001−177005号公報
上記従来技術には放熱性の観点から以下の問題点がある。
1)半導体基板の回路が、半導体基板の上面に形成され、かつ封止樹脂で覆われているため、回路からの放熱性が悪い。
2)上記放熱性の課題への対策として放熱板を外付けする方法があるが、その場合は実装体の厚みが増加し、薄型化が困難となる。また、工程が増加し、量産性が低下する。
3)半導体装置を複数積層した場合、各層の半導体基板が、上下の半導体装置に挟まれて、更に放熱性が悪くなる。
かかる点に鑑みて、本開示の課題は、放熱性が高く、薄型化が可能な半導体装置とその積層体を提供することである。
本開示に係る半導体装置は、半導体基板と、半導体基板の第一の面に配置された電極と、半導体基板の第一の面と反対側の第二の面に形成された回路と、回路と電極とを接続する導電体と、半導体基板の外周に配置された第1のリードと、電極と第1のリードとを接続する接続部材と、半導体基板と第1のリードと接続部材とを封止する封止材とを備え、半導体基板の第二の面が封止材から露出している。
また、上記半導体装置において半導体基板の第二の面には、回路を覆うように配置された絶縁膜と、絶縁膜を覆うように配置された金属膜とを有してもよい。
本開示に係る半導体装置は、導電体により、半導体基板の回路が配置される面と電極が配置される面とを分離することができる。したがって、回路を半導体基板の第二の面に形成し、封止材から露出させることで、放熱のための追加部材を外付けせず薄型を保ったままで、放熱性が高い半導体装置を実現できる。
また、本開示に係る他の半導体装置は、半導体基板の第二の面を金属膜で被覆して、封止材から露出させることができるため、さらなる高放熱化が可能になる。
図1Aは、第1の実施形態に係る半導体装置の断面図である。 図1Bは、第1の実施形態に係る半導体装置に用いる、半導体基板の断面拡大図である。 図2は、第2の実施形態に係る半導体装置の断面図である。 図3Aは、第2の実施形態の変形例に係る、半導体装置の積層体の断面図である。 図3Bは、第2の実施形態の変形例に係る、半導体装置の積層体の断面図である。 図4Aは、第3の実施形態に係る半導体装置の構成を示す図であり、封止材3を透視した場合の上面図である。 図4Bは、第3の実施形態に係る半導体装置の構成を示す図であり、図4AのIVB-IVB線における断面図である。 図4Cは、第3の実施形態に係る半導体装置の構成を示す図であり、図4AのIVc-IVc線における断面図である。 図4Dは、第3の実施形態に係る半導体装置の構成を示す上面図である。 図4Eは、第3の実施形態に係る半導体装置の構成を示す底面図である。 図5(a)〜(f)は、第3の実施形態に係る半導体装置の製造工程の第一の例を説明するための図である。 図6(a)〜(f)は、第3の実施形態に係る半導体装置の製造工程の第二の例を説明するための図である。 図7(a)〜(f)は、第3の実施形態に係る半導体装置の製造工程の第三の例を説明するための図である。 図8Aは、第3の実施形態の変形例1に係る、半導体装置の積層体の断面図である。 図8Bは、第3の実施形態の変形例1に係る、半導体装置の積層体の断面図である。 図9は、第3の実施形態の変形例2に係る、半導体装置の接続体の上面図である。 図10Aは、第4の実施形態に係る半導体装置の構成を示す図であり、封止材3を透視した場合の上面図である。 図10Bは、第4の実施形態に係る半導体装置の構成を示す図であり、図10AのXb-Xb線における断面図である。 図10Cは、第4の実施形態に係る半導体装置の構成を示す図であり、図10AのXc-Xc線における断面図である。 図10Dは、第4の実施形態に係る半導体装置の構成を示す上面図である。 図10Eは、第4の実施形態に係る半導体装置の構成を示す底面図である。 図11Aは、第4の実施形態に係る半導体装置の底面図の他の例である。 図11Bは、第4の実施形態に係る半導体装置の底面図の他の例である。 図12は、第4の実施形態の変形例に係る、半導体装置の接続体の上面図である。 図13は、従来の半導体装置の構成図である。 図14は、従来の半導体装置の別の構成図である。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
(第1の実施形態)
以下、第1の実施形態に係る半導体装置の構成について、図1Aおよび図1Bを参照しながら説明する。
図1Aに示すように、第1の実施形態に係る半導体装置は、半導体基板1と、接続部材2と、封止材3と、第1のリードであるリード4とを備えている。
図1Bに示すように、半導体基板1は、第一の面7に電極8を、第二の面に回路23を、電極8と回路23とを電気的に接続する導電体9を有している。
さらに、半導体基板1の第二の面6には、回路23上に絶縁膜24が配置され、それを覆うように金属膜10を備えているのが望ましい。
接続部材2は、例えばワイヤ等の金属細線であり、Au線、Cu線、Al線等を用いることができる。
封止材3は、半導体基板1、接続部材2およびリード4を封止するためのもので、一般的には樹脂である。例えば、エポキシ材にSiフィラーを配合した熱硬化性材料を用いる。
リード4は、半導体基板1の外周に配置されている。また、半導体基板1とリード4とは半導体装置の最下層に配置され、第二の面が封止材3から露出している。半導体基板1の第一の面7に配置された電極8とリード4の内部端子27とは、接続部材2によって接続されている。
なお、リード4の第二の面26と半導体基板1の第二の面6は、同一平面で外部に露出していてもよい。
リード4は、CuやFeを基材とし、CuにNi、Pd、Auメッキを積層したものや、Ni、Pd、Agメッキを積層したもの、もしくはFe−Ni合金にAgをメッキしたもの等を用いることができる。
リード4の第一の面25は、半導体基板1の第一の面7と同じ高さであってもよい。
半導体基板1の上面7に形成された電極8は、例えばAlであり、また、Cu、Ni、Auを積層して形成したもの等で形成することができる。
電極8と回路23とは、半導体基板1の第一の面7と第二の面6を電気的に接続する導電体9によって接続されている。導電体9は、例えば第一の面7から第二の面6までを貫通する貫通電極であり、シリコンに形成した貫通孔にSiO等の絶縁層を形成した後に、Ti及びCuを蒸着後、Cuでメッキする等の方法で形成することができる。なお、導電体9の形状は任意である。
導電体9により、半導体基板1の回路23と電極8とを、それぞれ第一の面6と第二の面7とに分離して配置することができる。これにより、発熱量の大きい第一の面6を封止材3から露出させることができ、放熱性を向上させた半導体装置を得られる。また、放熱性を高めるために、放熱板等を外付けする必要がないため、半導体装置の厚さを薄く保つことができる。
半導体基板1の第二の面6には、回路23を被覆する絶縁膜24が配置される。絶縁膜24は、例えばSiOやSiN、ポリイミド等の膜である。絶縁膜24は、回路23が形成された第二の面6の全面を被覆してもよいし、回路23が露出した領域のみ被覆してもよい。絶縁膜24は、回路23と半導体基板1の外部との絶縁がとれる程度の材料と厚みであればよい。また、半導体装置の薄型化の観点からは、薄いほど望ましい。
また、絶縁膜24の、回路23と対向する面の反対側は、金属膜10で被覆される。金属膜10は、例えばCuやAl等の膜であり、更に表面保護や接続が必要な場合は、Cu、Ni、Auメッキを積層したもの、Cu、Ni、Pdメッキを積層したもの、およびハンダ等で被覆してもよい。金属膜10は、封止材3から露出し、半導体装置外部に露出している。放熱性の観点からは、金属膜10は絶縁膜24の全面を覆っていることが望ましい。
なお、金属膜10の露出面とリード4の第二の面26とは同一平面であってもよい。
以上、半導体基板1は、その第二の面6側が半導体装置の最下層になるように配置され、ダイパッドレス構造となっている。
以上、本実施形態に係る半導体装置よると、導電体9により、半導体基板1の回路23と電極8とを、それぞれ第一の面6と第二の面7とに分離して配置できる。さらに、回路23が配置された半導体基板1の第二の面6を、絶縁膜24を介して金属膜10で被覆し、封止材3で覆うことなく、半導体装置から露出させることができるため、高放熱化が可能になる。また、放熱性を高めるための放熱板等を外付けする必要がないため、半導体装置の厚さを極力薄くすることができる。さらに、放熱板の装着に要する工程の追加が不要であるため、量産性を損なわずに製造できる。また、半導体装置の外形を、放熱板がない場合と同等にできるため、放熱板を外付けする場合よりも、取り扱い性に優れる。
(第2の実施形態)
以下、第2の実施形態に係る半導体装置の構成ついて、図2を参照しながら説明する。主に、第1の実施形態との相違点を説明する。
本実施形態では、リード4は半導体基板1に向かい合う側に段差を備える。具体的には、リード4の内部端子27は、リード4の第一の面25よりも低く形成されている。内部端子27とリード4の第一の面25との間における段差の数は任意である。
図2に示すように、半導体基板1の第一の面7の電極8とリード4の内部端子27とは接続部材2で接続されているが、上述した段差により、接続部材2の頂点の高さはリード4の第一の面25の高さよりも低い。
以上のように、本実施形態に係る半導体装置では、リード4の第二の面26と半導体基板1の第二の面6とが、封止材3から露出し、かつリード4の第一の面25が、封止材3から露出した構成となる。つまり、半導体装置の上下面にリード4を露出することができるため、放熱性が高く薄型の半導体装置を容易に積層することができる。
なお、半導体基板1の第二の面6を覆う金属膜10と、リード4の第二の面26とは、同一平面で封止材3から露出してもよい。
(第2の実施形態の変形例)
次に、第2の実施形態に係る半導体装置を用いた積層体の構成について、図3A、図3Bを参照しながら説明する。
図3A、図3Bは各々、第2の実施形態に係る半導体装置を複数積層した、半導体装置の積層体の例を示す断面図である。図3A、図3Bに示す第1の半導体装置17および第2の半導体装置18は、図2に示す半導体装置と同様の構成であり、リード4に段差を有する。
図3Aに示す半導体装置の積層体は、第1の半導体装置17と、第2の半導体装置18が、互いのリード4の第一の面25を対向して配置されて成る。すなわち、第1の半導体装置17のリード4の第一の面25と第2の半導体装置18のリード4の第一の面25とが、ハンダ13で接続されて積層体を形成する。
このような構成により、第1および第2の半導体装置17、18はいずれも、回路23が形成された、半導体基板1の第二の面6を封止材3で覆うことなく露出させることができる。また、第2の半導体装置18の半導体基板1の第二の面6は、下側の第1の半導体装置17と反対側を向くため、第二の面6に配置された回路23が、第1および第2の半導体装置17、18の封止材3に挟まれて放熱性が悪化することを防げる。
さらに放熱性を高めるために、本変形例の半導体装置の積層体は、第2の半導体装置18の回路23が形成された側の面に放熱板5を取り付けてもよい。放熱板5は、例えばCuや42アロイなどの合金であり、金属膜10にハンダ13で接合されている。
また、第1の半導体装置17は、実装基板14に搭載されてもよい。すなわち、第1の半導体装置17において、リード4の第二の面26は、ハンダ13によって実装基板14の配線用ランド15に接続されている。ここで、実装基板14は、半導体基板1に対向する箇所に放熱用ランド16を有してもよく、半導体基板1の金属膜10は、ハンダ13によって放熱用ランド16に接続されている。放熱用ランド16は、実装基板14を厚み方向に貫通している。
このように、図3Aに示す半導体装置の積層体は、第1および第2の半導体装置17、18を、各々の半導体基板1の回路23が形成された第二の面6を背けて積層し、さらに第1の半導体装置17の半導体基板1の金属膜10を実装基板14の放熱用ランド16に、あるいは第2の半導体装置18の半導体基板1の金属膜10を放熱板5に、それぞれ接続できるため、高放熱化が可能になる。
図3Bに示す半導体装置の積層体は、第1および第2の半導体装置17、18が、互いのリード4の第二の面26を対向して配置され、第1の半導体装置17と第2の半導体装置18の間に、放熱板5を備える。すなわち、第1の半導体装置17のリード4の第二の面26と第2の半導体装置18のリード4の第二の面26とが、ハンダ13で接続されて積層体を形成し、放熱板5はハンダ13を介して、第1および第2の半導体装置17、18の金属膜10と接続される。
このような構成により、第1および第2の半導体装置17、18はいずれも、回路23が形成された面を封止材3で覆うことなく露出したうえ、金属膜10に放熱板5を取り付けるため、高放熱化を実現できる。また、上下に積層した半導体装置17、18で1つの放熱板5を共用することができるため、放熱性を高めながら薄型化が可能である。
また、第1の半導体装置17は、実装基板14に搭載されてもよい。すなわち、第1の半導体装置17において、リード4の第一の面25は、ハンダ13によって実装基板14の配線用ランド15に接続されている。
なお、実装基板14は、図3Aの例のように、半導体基板1に対向する箇所に放熱用ランド16を有してもよい。
このように、図3Bに示す半導体装置の積層体は、第1および第2の半導体装置17、18を、各々の半導体基板1の回路23が形成された第二の面6を向かい合わせて積層し、さらに第1および第2の半導体装置17の半導体基板1の金属膜10を共通の放熱板5に接続できるため、高放熱化と薄型化が可能になる。
なお、上記第1および第2の実施形態において、金属膜10の代わりに放熱板5を封止材3に埋め込むなどしてパッケージ内に内蔵し、その下面を露出してもよい。
(第3の実施形態)
以下、第3の実施形態に係る半導体装置の構成ついて、図4A〜図4Eを参照しながら説明する。
図4Aは本実施形態に係る半導体装置を上から見た図であり、封止材3の内側の半導体基板1の外形、電極8の配置、リード4や接続部材2を透視した場合の内部透視図である。図4Bは図4AのIVb−IVb断面図、図4Cは図4AのIVc−IVc断面図である。また、図4Dは封止材3を透視しない場合の上面図、図4Eは半導体装置を底から見た底面図である。本実施形態では、主に、第2の実施形態との相違点を説明する。
図4Aに示すように、第3の実施形態に係る半導体装置は、半導体基板1の上方に配置された放熱板5を有する。放熱板5の第一の面28は、封止材3から露出している。
放熱板5は、接続部材2とリード4とを含む領域に開口部30を有する。また、放熱板5は、半導体基板1を含まない領域において、リード4と同じ厚さで半導体装置の外周部まで延伸するように形成されている。一方、放熱板5における半導体基板1を含む領域は、半導体基板1を覆うように、放熱板5の第二の面29を削減して、外周部より薄くなっている。つまり、放熱板5のうち半導体基板1を含む領域は、半導体基板1の上方に位置している。
以上、本実施形態に係る半導体装置よると、半導体装置の底面では、リード4の第二の面26と、半導体基板1の第二の面6と、放熱板5の外周部の第二の面29が、封止材3から露出する。リード4の第二の面26、半導体基板1の第二の面6、放熱板5の外周部の第二の面29、封止材3の底面は、面一であるのが望ましい。一方、半導体装置の上面では、リード4の第一の面25と放熱板5の第一の面28が、封止材3から露出した構成となっている。リード4の第1の面25、放熱板5の第一の面28、封止材3の上面は、面一であるのが望ましい。
このような構成とすることで、放熱板5を、半導体基板1の外周部よりも外側に延伸することができ、半導体装置の外周部で放熱板5を大きくかつ厚く形成することができる。つまり、放熱板5を最大化することができるため、放熱板5の表面積が大きくなり、放熱性をさらに向上することができる。
また、半導体基板1の上面において、放熱板5を、半導体基板1の電極8とリード4の内部端子27とを接続した接続部材2を封止するのに必要な厚さに形成することができるため、半導体装置の薄型化が可能になる。また、同時に半導体装置の封止材3の体積が減り、上下の構成のバランスも改善するため、半導体装置の強度が向上し、ダメージおよび反りの低減が可能になる。つまり、本実施形態のような放熱板内蔵型の半導体装置によると、高放熱性に加えて、薄型化および量産性、ならびに積層容易性を両立することができる。
さらに、本実施形態に係る半導体装置は、半導体装置の外形を、放熱板がない場合と同等に形成することができるため、放熱板を外付けする従来の半導体装置よりも、取り扱い性に優れる。また、製造ライン、治工具を従来品と共用化することができる。
また、本実施形態では、半導体基板1の電極8を半導体基板1の平行する2辺に集中して配置し、放熱板5を、平面視でH型となるように形成している。これにより、半導体装置の2つの側面を放熱板5とすることができるため、放熱板5の容量と外部露出面積を最大化することができるとともに、半導体装置の強度を向上することができる。
(第3の実施形態の製造方法)
次に、本実施形態に係る半導体装置の製造方法について説明する。
図5(a)〜(b)は、本実施形態に係る半導体装置の製造工程の例を工程順に示している。
まず、図5(a)に示すように、第1のリリースフィルム11に半導体基板1の第二の面6を貼り付ける。リリースフィルム11は封止成形後に取り外すことを前提とし、基材にポリイミド系やテフロン(登録商標)系等、粘着剤にオレフィン等の170℃以上の耐熱性の材料を使用する。
次に、図5(b)に示すように、リード4と放熱板5とを有するリードフレームをリリースフィルム11に貼り付ける。
次に、図5(c)に示すように、半導体基板1の電極8とリード4とを接続部材2で接続する。
次に、図5(d)に示すように、半導体基板1と、リード4と、接続部材2と、放熱板5とを、例えば圧縮成形工法により、封止材3で封止する。方法としては、第2のリリースフィルム12上に液状材を塗布、印刷、もしくは顆粒状材をばら撒き、過熱して溶融させる。封止材3はガラスエポキシ材等の熱硬化性材料を用いる。
具体的に、図5(d)に示すように、半導体基板1が搭載され、接続部材ボンドまで行われたリードフレームを、第2のリリースフィルム12に対向するように位置合わせし、溶融状態の封止材3を間に挟んでリードフレームを第2のリリースフィルム12に押し付けて両者を貼り合わせて圧縮し、半導体基板1と、リード4と、接続部材2と、放熱板5と、封止材3とを一体化させる。
この際、リード4と放熱板5の外周部の厚さは同一とし、半導体基板1の上方の放熱板5の厚さは半導体基板1の厚みの分だけ薄くすることが望ましい。これにより、圧縮成形する際に、放熱板5が半導体基板1に接触する前に、リード4と放熱板5の外周部とが金型と干渉して止まるため、放熱板5と半導体基板1との干渉によるダメージを自動的に防ぐことが可能になる。また、リード4と放熱板5とがスペーサーとして機能するので、金型を不要にすることも可能である。
以上のようにすると、放熱板5を半導体基板1の主面に極力近づけることができ、同時に半導体基板1や接続部材2を含む領域以外の装置内部で放熱板5を最大化することができるので放熱効果の最大化が可能である。
なお、半導体基板1と放熱板5との間隔は、放熱効果の観点からは最小化することが望ましいが、半導体基板1の主面のダメージを考慮すると封止材3のフィラーサイズよりも大きくする必要がある。
実用的には、半導体基板1や放熱板5の厚みや平行度のバラツキ、封止材3のフィラーサイズ、充填性を考慮するとその間隔は50〜100μmであることが望ましい。
半導体基板1と放熱板5との間隔をより縮めるためには、封止材3のフィラーサイズを小さくし、より積極的にはフィラーレスにすることもできる。
また、半導体基板1と放熱板5との間とそれ以外の箇所とで封止材3を使い分けてもよい。例えば、半導体基板1と放熱板5との間にのみ、小フィラーもしくはフィラーレスとすることも可能である。
また、リード4と放熱板5をスペーサーとして活用することで、半導体装置の厚みを制御することもできる。この場合、モールドキャビティを省略することができるので、平板の金型で封止成形が可能になり、金型の共用性が向上する。
また、本実施形態ではコンプレッションモールド工法を用いたが、従来どおり、トランスファーモールド工法や、ポッティング、印刷により、封止成形することも可能である。
そして、封止成形後は、図5(e)に示すように、リリースフィルム11、12を剥がして、図5(f)に示すように、ダイシングして半導体装置に個片化する。
このとき、リード4の第一の面25および第二の面26、放熱板5の第一の面28および第二の面29、ならびに半導体基板1の第二の面6は、封止材3で封止する工程時にリリースフィルムによって被覆されている。そのため、成形後にリリースフィルムを剥がすことで、半導体装置の第一の面および第二の面をそれぞれ半導体装置から露出させることができる。
さらに、半導体装置の外周部に延伸した放熱板5を、一括でモールドした後にダイシングによりカット分割することで、放熱板5のカット面を半導体装置の外周に露出させることができるので、放熱板5の露出面積を最大化することができる。
ところで、このとき、放熱板5が外形と斜めに交わっていると、ダイシングの位置ずれにより、放熱板5の切断面が個片毎にまちまちになる懸念がある。しかしながら、本実施形態では、半導体装置の放熱板5は、接続部材ボンド領域の開口部30が長方形で、平面視で全体がH型形状をしているため、常に外形と垂直に交わる。したがって、中途半端な切り残しは発生せず、個片毎の切断面を均一にすることができる。
本実施形態の製造方法の例では、リード4と放熱板5とを一体としたリードフレームを使用することで、材料や工程が少なくなる。また、リード4と放熱板5とを別々に用意し、封止成形時に一体化してもよい。
図6(a)〜(f)は、本実施形態に係る半導体装置の製造工程の別の例を工程順に示している。
まず、図6(a)に示すように、半導体基板1の第二の面6を第1のリリースフィルム11に貼り付ける。
次に、図6(b)に示すように、リード4を有するリードフレームをリリースフィルム11に貼り付ける。
次に、図6(c)に示すように、半導体基板1の電極8とリード4とを接続部材2で接続する。
次に、図6(d)に示すように、第2のリリースフィルム12に放熱板5を貼り付ける。
次に、図6(d)に示すように、半導体基板1と、リード4と、接続部材2と、放熱板5とを、例えば圧縮成形工法により、封止材3で封止する。
方法としては、第2のリリースフィルム12上に液状材を塗布、印刷、もしくは顆粒状材をばら撒き、過熱して溶融させる。
具体的に、図6(d)に示すように、半導体基板1が搭載され、接続部材ボンドまで行われたリードフレームを、第2のリリースフィルム12に対向するように位置合わせし、溶融状態の封止材3を間に挟んでリードフレームを第2のリードフレーム12に押し付けて両者を貼り合わせて圧縮し、半導体基板1と、リード4と、接続部材2と、放熱板5と、封止材3とを一体化させる。
以降の工程は、図5(e)〜(f)で説明した工程と同様であるため省略する。
図6(a)〜(f)に示す製造方法では、ワイヤボンド時に放熱板5が無いので、ワイヤボンド工程や放熱板5の形状の自由度を大きくすることができる。
また、図4の半導体装置において、半導体基板1と放熱板5とをあらかじめ接着しておき、接続部材ボンド後に封止成形してもよい。
図7(a)〜(f)は、本実施形態に係る半導体装置の製造工程のさらに別の例を工程順に示している。
まず、図7(a)に示すように、半導体基板1の第一の面7とリードフレームの放熱板5の第二の面29とを貼り付ける。接着部材31としては、エポキシ材やアクリル材などの熱硬化性の材や、ポリイミドフィルの両面に接着剤を塗布したもの、ハンダ等の金属等を用いればよい。より放熱性を高める場合は、接着部材31に熱伝導フィラー等を混合するか、ハンダ等の金属を使うとよい。
次に、図7(c)に示すように、半導体基板1の電極8とリード4とを接続部材2で接続する。
次に、図7(d)に示すように、金型内で半導体基板1と、リード4と、接続部材2と、放熱板5とを、例えば圧縮成形工法により、封止材3で封止する。
方法としては、第2のリリースフィルム12上に液状材を塗布、印刷、もしくは顆粒状材をばら撒き、過熱して溶融させる。
具体的に、図7(d)に示すように、半導体基板1が搭載され、接続部材ボンドまで行われたリードフレームを、第2のリリースフィルム12に対向するように位置合わせし、溶融状態の封止材3を間に挟んでリードフレームを第2のリードフレームに押し付けて両者を貼り合わせて圧縮し、半導体基板1と、リード4と、接続部材2と、放熱板5と、封止材3とを一体化させる。
以降の工程は、図5(e)〜(f)で説明した工程と同様であるため、省略する。
なお、放熱効果の観点からは半導体基板1と放熱板5との間隔は、最小化することが望ましい。
図7(a)〜(f)に示す製造方法では、半導体基板1と放熱板5との間には封止材3を充填しないので、封止材3に関係なく、半導体基板1と放熱板5との間隔や、接着部材31の材料を任意に決定することができ、放熱性を向上することできる。
また、半導体基板1を第1のリリースフィルム11に貼り付ける必要が無いので、第1のリリースフィルム11を省略することができる。
本実施形態の半導体装置は、その上下にリード4が露出しているため、半導体装置を上下に積層することが可能であることは、図2に示す第2の実施形態に係る半導体装置と同様である。
しかし、本実施形態の半導体装置では、放熱板5が半導体装置の上面および下面で、リード4と同一面に露出しているため、上下の半導体装置のリード4どうしを接続する際に、上下の半導体装置の放熱板5同士の連結を行うことができる。
さらに、上層の半導体装置の半導体基板1の回路23を、下層の半導体装置の放熱板5や実装基板の放熱板に直接接続できるため、高放熱な積層体の実現が可能になる。
(第3の実施形態の変形例1)
以下、第3の実施形態の変形例1に係る、半導体装置を用いた積層体の構成について、図8A、図8Bを参照しながら説明する。
図8A、図8Bは各々、第3の実施形態に係る半導体装置を複数積層した、半導体装置の積層体の断面図である。
図8Aは、第3の実施形態に係る半導体装置を積層した場合における、図4Aに示すIVb−IVb断面図であり、図8Bは、同じく図4Aに示すIVc−IVc断面図である。
第1の半導体装置17は実装基板14に搭載され、その上に第2の半導体装置18、第3の半導体装置19がこの順で積層されている。
第1の半導体装置17のリード4の第二の面26は、実装基板14の配線用ランド15にハンダ13で接続され、第1の半導体装置17の半導体基板1の第二の面6の金属膜10は実装基板14の放熱用ランド16にハンダ13で接続されている。
第2の半導体装置18のリード4の第二の面26は、第1の半導体装置17のリード4の第一の面25にハンダ13で接続され、第2の半導体装置18の半導体基板1の第二の面6の金属膜10は第1の半導体装置17の放熱板5の第一の面28にハンダ13で接続されている。
第3の半導体装置19のリード4の第二の面26は、第2の半導体装置18のリード4の第一の面25にハンダ13で接続され、第3の半導体装置19の半導体基板1の第二の面6の金属膜10は第2の半導体装置18の放熱板5の第一の面28にハンダ13で接続されている。
また、第1の半導体装置17の放熱板5の第二の面29は、実装基板14の配線用ランド15にハンダ13で接続されている。第2の半導体装置18の放熱板5の第二の面29は、第1の半導体装置17の放熱板5の第一の面28にハンダ13で接続されている。そして、第3の半導体装置19の放熱板5の第二の面29は、第2の半導体装置18の放熱板5の第一の面28にハンダ13で接続されている。このとき、上下に積層された半導体装置のリード4は互いに接続するため、各々の半導体装置から出力される信号ラインは共通化される。
本変形例に係る半導体装置の積層体によると、各層の半導体装置17〜19の半導体基板1の熱を効率的に放熱することが可能である。また、放熱板5を各半導体装置17〜19に内蔵することで、それぞれのリード4をハンダで接合するときに、同時にハンダ付けすることが可能であるため、材料や工程がシンプルとなる。
また、放熱板5を外付けする必要が無く、製品の厚さも増加しないので、積層体の薄型化が可能になる。
なお、本変形例では、上下の半導体装置17〜19のリード4の間の接続、および上層の半導体基板1と下層の放熱板5の接続はハンダ13を用いたが、導電ペースト等のハンダ付け以外の方法でも良い。
また、上下の半導体装置17〜19のリード4の間の接続、および上層の半導体基板1と下層の放熱板5の接続は、別々の材料でも良い。
また、上層の半導体基板1の金属膜10と下層の放熱板5の接続は単なる接触だけでも良い。
また、半導体装置の積層数は任意に設定でき、かつ上下の半導体装置が別の構成の半導体装置でも良い。
更に、本変形例では、リード4と放熱板5は半導体装置17〜19の第一の面、第二の面だけでなく、半導体装置17〜19の側面でも露出しているため、側面方向でもリード4や放熱板5を任意に接続し、電気的な導通や伝熱を行うことが可能である。そのため、半導体装置を上下左右に3次元的に積み上げて、自在に半導体装置間の電気的接続と放熱を行うことが可能である。
(第3の実施形態の変形例2)
以下、第3の実施形態の変形例2に係る、半導体装置を用いた接続体の構成ついて、図9を参照しながら説明する。
図9は、第3の実施形態に係る半導体装置を水平方向に複数接続した、接続体の上面図である。各半導体装置の側面において、封止材3から露出したリード4が端子となり、ハンダ13等で電気的に接続されている。
さらに、放熱板5の側面同士がハンダ13で接続されている。このような構成により、各々の半導体装置の発熱量にばらつきがある場合も、複数の放熱板を接続して互いに熱伝導を生じさせることで、温度分布を均一に近づける効果がある。すなわち、特定の半導体基板の発熱量が他と比べて高い場合も、放熱板5の連結構造により、放熱性を高めて熱による特性劣化等を防止することができる。
なお、図9に示す例では、各半導体装置の対向する全端子を接続しているが、これに限られず、特定の端子のみを接続してもよい。また、隣接する放熱板5も、対向する部分全てを接続することは必須でない。
なお、より多くの信号線を必要とする場合、以下で説明するように、半導体装置の放熱板5を放熱板兼第2のリード21として活用することができる。
以上、第3の実施形態および変形例に係る半導体装置は、放熱板5を、接続部材2との干渉を回避しつつ半導体基板1との距離を極力近づけることができ、併せて、半導体装置内部で放熱板5のサイズを最大化できるので放熱効果を最大化できる。
また、複数の半導体装置について、放熱板5を半導体基板1などと一括封止して一体成形できるため、従来品よりも半導体装置としての薄型化、量産性の向上が可能になる。
また、半導体装置を積層体や水平方向の配置とすることで、上下左右方向への自在な接続やスルーパスの形成が可能となり、電気的配線や放熱経路の自由度を飛躍的に向上させることが可能となる。
また、半導体装置は、主面の接続部材2の領域を除く部分と、側面とを放熱板5で形成できるため、高放熱化、反りの低減化、高強度化、高信頼性化が可能になる等、従来の半導体装置よりも多くの利点がある。
(第4の実施形態)
以下、第4の実施形態に係る半導体装置の構成について、図10A〜図10Eを参照しながら説明する。
図10Aは、本実施形態に係る半導体装置を上から見た図であり、封止材3の内側の半導体基板1の外形、電極8の配置、リード4や接続部材2を透視した場合の内部透視図である。図10Bは、図10AのXb−Xb断面図、図10CはXc−Xc断面図である。また、図10Dは封止材3を透視しない場合の上面図、図10Eは半導体装置を底から見た底面図である。本実施形態では、主に、第3の実施形態との相違点を説明する。
本実施形態では、放熱板5の代わりに、半導体基板1の第二の面7の上方には、平面視で複数に分割された、第2のリード21を形成している。第2のリード21は、放熱のための構造としても、信号伝達用の端子としても、またその両方としても使用できる。すなわち、放熱板としての機能に加えて、半導体基板1からの電気的信号を流すものであってもよい。
第2のリード21の材質は放熱板5と同じでよいが、主に放熱板として機能させる場合は熱伝導率を優先し、端子としての機能が必要な場合は導電率を優先して材料を選択するのが効果的である。
本実施形態では、一個の半導体装置において、第2のリード21は半導体基板1の第一の面7の上に配置されているだけで、半導体基板1とは接続されていない。よって、例えば、下側の半導体装置の、図10Dに示す上面のリード4と、上側の半導体装置の、図10Eに示す底面のリード4とを接続するように積層した場合は、上下の半導体装置の第2のリード21は、単に熱的に接続される。
なお、半導体基板1の第二の面6に配置された金属膜10は、図11Aに示すように、第2のリード21の形状に対応するように分割して形成されてもよい。つまり、図11Aに示すように、金属膜10と放熱板兼第2のリード21とは、それらの長手方向の辺が同一方向となるように配置されている。
これにより、半導体装置を積層する際に、第2のリードが信号経路として導電する場合も、上層の半導体装置の半導体基板1の金属膜10と、下層の第2のリード21とが接続時にショートしないように構成することができる。上層の半導体装置の半導体基板1の金属膜10と第2のリード21とを電気的に接続する場合は、金属膜10を分割すればよい。
また、積層した半導体装置の上下の信号線を分離したい場合は、上層と下層の半導体装置を水平方向で90度回転させて積層してもよい。例えば、下側の半導体装置の、図10Dに示す上面のリード4と、上側の半導体装置の、図11Aに示す底面の第2のリード21とを接続する。そうすると、上側の半導体装置の半導体基板1からの電気信号は、リード4を通り、下側の半導体装置の第2のリード21に伝わる。このように、第2のリード21は放熱機能に加えて信号の経路として利用することも可能である。
さらに、半導体装置を積層した場合に、上側の半導体装置が、下側の半導体装置に対して、水平方向に90度回転して配置されることを予め想定して、半導体基板1の金属膜10を、第2のリード21に対して90度回転した形状となるように形成してもよい。つまり、図11Bに示すように、金属膜10と第2のリード21とが、それらの長手方向の辺が直交するように配置されている。
これにより、上下の半導体装置が水平方向に90度回転して配置されていても、第2のリード21と半導体基板1の第二の面6とがショートすることなく、接続することが可能になる。
さらに、第4の実施形態では、第2のリード21は半導体装置の積層方向だけではなく、水平方向においても接続可能であり、上下左右の全方向への自在な接続やスルーパスの形成が可能である。
(第4の実施形態の変形例)
以下、第4の実施形態の変形例について、図12を参照しながら説明する。
本変形例に係る半導体装置の接続体は、例えば図10Aに示す半導体装置を水平方向に接続して構成することができる。
隣接する半導体装置は、水平方向に90度回転して配置されており、側面において、リード4や第2のリード21が、隣接する半導体装置のそれと接続されている。図12では、リード4や第2のリード21の全端子がハンダ13で接続されているが、一部のリード間のみ接続してもよい。また、各半導体装置を90度回転させるかどうかは任意である。
これにより、電気的配線や放熱経路の自由度を3次元的な立体配置として、飛躍的に向上させることが可能となり、その用途が非常に大きいものとなる。
以上のように、本開示における技術の例示として、実施の形態およびその変形例を説明した。そのために、添付図面および詳細な説明を提供した。
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
また、上述の実施の形態およびその変形例は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
例えば、上記各実施形態および変形例では、ワイヤボンド型のQFNパッケージに類似した、表面実装型のリードレスパッケージを例に説明したが、これに限られるものではない。すなわち、半導体基板1の第一の面7に内部端子27と接続する電極8を配置し、反対側の第二の面6に回路23を配置するという考え方は、例示したパッケージや接続部材2の有無に限定されず、多様なパッケージ形態に対して有効である。
また、接続部材2の例としてワイヤを挙げたが、これに限られるものではなく、ワイヤよりも幅広のリード等であってもよい。
また、導電体9にとして貫通電極を例示したが、これに限定されるものではなく、半導体基板1の第一の面の電極と、第二の面の回路とを電気的に接続するものであればよい。
また、放熱板5として平板状の形状を例示したが、上述した効果が得られる限りこれに限られない。
また、リード4や第2のリード21は、必ずしも上下面および側面が常に露出する必要はなく、半導体装置やモジュールに応じて露出させてもよい。
リード4や第2のリード21の形状は、半導体基板1の対向する2辺に接続部材2を集中させて開口部30が形成されたH型としているが、これに限られるものではなく、半導体基板間の伝熱や結線の設計上の必要に応じて、任意のパターンが適用可能である。
また、絶縁膜24に開口部を設けるなどして、半導体基板1の回路23と金属膜10を接続することも可能である。
本開示は、高放熱化と薄型小型化が求められる電子機器に適用可能である。具体的には、スマートフォンなどの携帯機器に幅広く適用可能である。
1,101 半導体基板
2,102 接続部材
3,103 封止材
4,104 リード(第1のリード)
5 放熱板
8,108 電極
9 導電体
10 金属膜
21 第2のリード
23,123 回路
24,124 絶縁膜

Claims (20)

  1. 半導体基板と、
    前記半導体基板の第一の面に配置された電極と、
    前記半導体基板の前記第一の面と反対側の第二の面に形成された回路と、
    前記回路と前記電極とを接続する導電体と、
    前記半導体基板の外周に配置された第1のリードと、
    前記電極と前記第1のリードとを接続する接続部材と、
    前記半導体基板と前記第1のリードと前記接続部材とを封止する封止材とを備え、
    前記半導体基板の第二の面が前記封止材から露出していることを特徴とする半導体装置。
  2. 請求項1の半導体装置において、
    前記半導体基板の第二の面には、前記回路を覆うように配置された絶縁膜を有することを特徴とする半導体装置。
  3. 請求項2の半導体装置において、
    前記絶縁膜を覆うように配置された金属膜を有することを特徴とする半導体装置。
  4. 請求項1の半導体装置において、
    前記第1のリードの第二の面は、前記封止材から露出していることを特徴とする半導体装置。
  5. 請求項3の半導体装置において、
    前記第1のリードの第二の面と前記金属膜の第二の面とは同一平面であることを特徴とする半導体装置。
  6. 請求項1または3の半導体装置において、
    前記第1のリードの第一の面は前記封止材から露出し、
    前記第1のリードは前記半導体基板と対向する側に段差を有し、
    前記電極は、前記接続部材を介して、前記段差に接続されていることを特徴とする半導体装置。
  7. 請求項3の半導体装置において、
    前記金属膜に接続された放熱板を備えていることを特徴とする半導体装置。
  8. 請求項1または3半導体装置において、
    前記半導体基板の上方に配置された放熱板を備え、
    前記放熱板は、その第一の面を露出するように、前記封止材によって封止されていることを特徴とする半導体装置。
  9. 請求項8の半導体装置において、
    前記封止材の第一の面と前記放熱板の第一の面とは同一平面であることを特徴とする半導体装置。
  10. 請求項8の半導体装置において、
    前記放熱板には、当該半導体装置の上面視における、前記第1のリードおよび前記接続部材を含む領域に、開口部が形成されていることを特徴とする半導体装置。
  11. 請求項8の半導体装置において、
    前記放熱板と前記半導体基板との隙間は50〜100μmであることを特徴とする半導体装置。
  12. 請求項1または3の半導体装置において、
    前記導電体は、前記半導体基板を貫通するように、前記回路と前記電極とを接続する貫通電極であることを特徴とする半導体装置。
  13. 請求項6の半導体装置を、第1、第2の半導体装置各々として備え、
    前記第1の半導体装置の上に、前記第2の半導体装置が、平面視で重なるように搭載されており、
    前記第1の半導体装置の前記第1のリードの第一の面と、前記第2の半導体装置の前記第1のリードの第一の面とが対向して接続されていることを特徴とする半導体装置の積層体。
  14. 請求項6の半導体装置を、第1、第2の半導体装置各々として備え、
    前記第1の半導体装置の上に、前記第2の半導体装置が、平面視で重なるように搭載されており、
    前記第1の半導体装置の前記第1のリードの第二の面と、前記第2の半導体装置の前記第1のリードの第二の面とが対向して接続されていることを特徴とする半導体装置の積層体。
  15. 請求項8の半導体装置を、第1、第2の半導体装置各々として備え、
    前記第1の半導体装置の上に、前記第2の半導体装置が、平面視で重なるように搭載されており、
    前記第1の半導体装置の前記第1のリードの第一の面と、前記第2の半導体装置の前記第1のリードの第二の面とが対向して接続され、
    前記第1の半導体装置の前記放熱板は、前記第2の半導体装置に接続されていることを特徴とする半導体装置の積層体。
  16. 請求項3の半導体装置において、
    前記半導体基板の上方に配置された第2のリードを備え、
    前記第2のリードは、前記第1のリードの前記第一の面と同じ側に配置された、第三の面を露出するように、前記封止材によって封止され、
    前記第1のリードと前記第2のリードとは垂直方向に配置されていることを特徴とする半導体装置。
  17. 請求項16の半導体装置において、
    前記第2のリードは、複数に分割されており、
    前記金属膜は複数の金属片で構成され、
    前記各金属片と前記複数に分割された第2のリードとは、これらの長手方向の辺が同一方向となるように配置されていることを特徴とする半導体装置。
  18. 請求項16の半導体装置において、
    前記第2のリードは、複数に分割されており、
    前記金属膜は複数の金属片で構成され、
    前記各金属片と前記複数に分割された第2のリードとは、これらの長手方向の辺が直交するように配置されていることを特徴とする半導体装置。
  19. 請求項17の半導体装置を、第1、第2の半導体装置各々として備え、
    前記第1の半導体装置上に、前記第2の半導体装置が平面視で重なるように搭載され、
    前記第1の半導体装置の前記各金属片と、前記第2の半導体装置の前記複数に分割された第2のリードとは、これらの長手方向の辺が同一方向となるように接続されていることを特徴とする半導体装置の積層体。
  20. 請求項18の半導体装置を、第1、第2の半導体装置各々として備え、
    前記第1の半導体装置上に、前記第2の半導体装置が平面視で重なるように搭載され、
    前記第1の半導体装置の前記各金属片と、前記第2の半導体装置の前記複数に分割された第2のリードとは、これらの長手方向の辺が直交するように接続されていることを特徴とする半導体装置の積層体。
JP2015518045A 2013-05-23 2014-02-03 放熱構造を有する半導体装置および半導体装置の積層体 Pending JPWO2014188632A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013108759 2013-05-23
JP2013108759 2013-05-23
PCT/JP2014/000546 WO2014188632A1 (ja) 2013-05-23 2014-02-03 放熱構造を有する半導体装置および半導体装置の積層体

Publications (1)

Publication Number Publication Date
JPWO2014188632A1 true JPWO2014188632A1 (ja) 2017-02-23

Family

ID=51933207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015518045A Pending JPWO2014188632A1 (ja) 2013-05-23 2014-02-03 放熱構造を有する半導体装置および半導体装置の積層体

Country Status (3)

Country Link
US (1) US20160035647A1 (ja)
JP (1) JPWO2014188632A1 (ja)
WO (1) WO2014188632A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6986385B2 (ja) * 2016-08-22 2021-12-22 ローム株式会社 半導体装置、半導体装置の実装構造
FR3065319B1 (fr) * 2017-04-13 2019-04-26 Institut Vedecom Module electronique de puissance et convertisseur electrique de puissance l’incorporant
US10574025B2 (en) * 2018-01-26 2020-02-25 Lightwave Logic Inc. Hermetic capsule and method for a monolithic photonic integrated circuit
WO2020103147A1 (zh) * 2018-11-23 2020-05-28 北京比特大陆科技有限公司 芯片散热结构、芯片结构、电路板和超算设备
CN117133746B (zh) * 2023-10-26 2024-01-30 成都电科星拓科技有限公司 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01136356A (ja) * 1987-11-24 1989-05-29 Nec Corp 樹脂封止型半導体装置
JPH03238852A (ja) * 1990-02-15 1991-10-24 Nec Corp モールド型半導体集積回路
KR940006427Y1 (ko) * 1991-04-12 1994-09-24 윤광렬 독서용 확대경
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5798564A (en) * 1995-12-21 1998-08-25 Texas Instruments Incorporated Multiple chip module apparatus having dual sided substrate
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JPH1197580A (ja) * 1997-09-24 1999-04-09 Matsushita Electric Works Ltd 半導体装置および集積半導体装置
JP3471595B2 (ja) * 1998-02-13 2003-12-02 松下電器産業株式会社 ベアic実装方法および封止材料
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
KR100344927B1 (ko) * 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
TW473965B (en) * 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
JP2003031744A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体装置
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6664615B1 (en) * 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
US6710246B1 (en) * 2002-08-02 2004-03-23 National Semiconductor Corporation Apparatus and method of manufacturing a stackable package for a semiconductor device
US6781243B1 (en) * 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
JP2004319577A (ja) * 2003-04-11 2004-11-11 Dainippon Printing Co Ltd 樹脂封止型半導体装置とその製造方法、および積層型樹脂封止型半導体装置
US7405468B2 (en) * 2003-04-11 2008-07-29 Dai Nippon Printing Co., Ltd. Plastic package and method of fabricating the same
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7521788B2 (en) * 2004-11-15 2009-04-21 Samsung Electronics Co., Ltd. Semiconductor module with conductive element between chip packages
WO2006059589A1 (ja) * 2004-11-30 2006-06-08 Kyushu Institute Of Technology パッケージングされた積層型半導体装置及びその製造方法
US8163604B2 (en) * 2005-10-13 2012-04-24 Stats Chippac Ltd. Integrated circuit package system using etched leadframe
US8803299B2 (en) * 2006-02-27 2014-08-12 Stats Chippac Ltd. Stacked integrated circuit package system
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US7531893B2 (en) * 2006-07-19 2009-05-12 Texas Instruments Incorporated Power semiconductor devices having integrated inductor
KR100826979B1 (ko) * 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
KR100923562B1 (ko) * 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
US8035210B2 (en) * 2007-12-28 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with interposer
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US7994624B2 (en) * 2008-09-24 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with adhesive segment spacer
KR101118235B1 (ko) * 2008-12-15 2012-03-16 하나 마이크론(주) 삼차원 반도체 디바이스
US8604603B2 (en) * 2009-02-20 2013-12-10 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
KR101695846B1 (ko) * 2010-03-02 2017-01-16 삼성전자 주식회사 적층형 반도체 패키지
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
JP2012156327A (ja) * 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
JP2012209497A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
JP2013225595A (ja) * 2012-04-20 2013-10-31 Shinko Electric Ind Co Ltd リードフレーム及び半導体パッケージ並びにそれらの製造方法
ITVI20120145A1 (it) * 2012-06-15 2013-12-16 St Microelectronics Srl Struttura comprensiva di involucro comprendente connessioni laterali
JP2014063974A (ja) * 2012-08-27 2014-04-10 Ps4 Luxco S A R L チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
KR20150005113A (ko) * 2013-07-04 2015-01-14 에스케이하이닉스 주식회사 광학 신호 경로를 포함하는 반도체 패키지
CN104576565A (zh) * 2013-10-18 2015-04-29 飞思卡尔半导体公司 具有散热体的半导体器件及其组装方法
KR20150053088A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US20150371938A1 (en) * 2014-06-19 2015-12-24 Invensas Corporation Back-end-of-line stack for a stacked device

Also Published As

Publication number Publication date
US20160035647A1 (en) 2016-02-04
WO2014188632A1 (ja) 2014-11-27

Similar Documents

Publication Publication Date Title
KR101634067B1 (ko) 반도체 패키지 및 그 제조방법
US8344499B2 (en) Chip-exposed semiconductor device
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
JP4454181B2 (ja) 半導体装置
TW201631722A (zh) 功率轉換電路的封裝模組及其製造方法
KR20160001912A (ko) 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
JP2019071412A (ja) チップパッケージ
US8963315B2 (en) Semiconductor device with surface electrodes
JP2009099697A (ja) 半導体装置及びその製造方法
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
WO2020110170A1 (ja) 半導体パッケージ、その製造方法、及び、半導体装置
WO2014188632A1 (ja) 放熱構造を有する半導体装置および半導体装置の積層体
KR20120079325A (ko) 반도체 패키지 및 그 제조방법
KR101301782B1 (ko) 반도체 패키지 및 그 제조 방법
JP5397278B2 (ja) 半導体装置
JP6237647B2 (ja) 放熱部材を備えた半導体装置
WO2014136735A1 (ja) 半導体装置
TW201246474A (en) Semiconductor device, semiconductor package
JP6205894B2 (ja) 発光装置用パッケージ成形体およびそれを用いた発光装置
KR101494411B1 (ko) 반도체패키지 및 이의 제조방법
JP2012253263A (ja) 半導体チップおよびその製造方法
JP5147295B2 (ja) 半導体装置
JP2012238737A (ja) 半導体モジュール及びその製造方法
JP2012253118A (ja) 半導体装置
TW201603201A (zh) 嵌入式封裝及封裝方法