JP3576030B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3576030B2 JP3576030B2 JP8404099A JP8404099A JP3576030B2 JP 3576030 B2 JP3576030 B2 JP 3576030B2 JP 8404099 A JP8404099 A JP 8404099A JP 8404099 A JP8404099 A JP 8404099A JP 3576030 B2 JP3576030 B2 JP 3576030B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- hole
- wiring board
- electrode
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/2401—Structure
- H01L2224/24011—Deposited, e.g. MCM-D type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7865—Means for transporting the components to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に薄型化、高密度実装可能な半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来における半導体装置は、配線基板上に接着剤により半導体素子が固着され、半導体素子と配線基板は金属ワイヤによって電気的接続され、半導体素子と金属ワイヤを保護するために樹脂で封止されている。
【0003】
また、その製造方法は、配線基板上に接着剤にて半導体素子を配線基板と固着し、半導体素子と配線基板とを金属ワイヤによって電気的に接続して、半導体素子と配線基板とを覆うように樹脂で封止している。
【0004】
【発明が解決しようとする課題】
しかしながら、上記従来技術においては、以下の問題がある。
半導体素子と固着用の接着剤とが半導体装置の厚さの一部となり、半導体装置を薄型にするのが困難である。
【0005】
また、接着剤の塗布面積は半導体素子の面積より大きい上に、半導体素子を固着時に圧力が加わるので不安定な形状で拡大するので、配線基板側での配線位置を半導体素子からある程度、例えば0.8mm以上離す必要があり、半導体装置を高密度実装するのが困難である。
【0006】
本発明の目的は、薄型化、高密度実装可能な半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するために、本願に開示される発明のうち代表的なものを説明すると、半導体装置の構造が、表面に電極を有する半導体素子と、表面から裏面に達する貫通孔を有する配線基板と、電極と配線基板の配線とを接続する導体と、半導体素子の表面を封止し、半導体素子の側面と貫通孔の内壁面とを固着する樹脂とからなる。
【0008】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
第1の実施の形態
図1は本発明の第1の実施の形態における半導体装置の断面図を示す図である。図1において、1は半導体素子、2は配線基板、3は金属ワイヤ、4は樹脂、5は金属ワイヤの高さ、6は樹脂厚、7は配線基板の裏面から半導体素子の裏面までの距離である。
【0009】
本実施の形態の半導体装置の構造は、表面から裏面にかけて貫通孔が形成された配線基板2の貫通孔に表面に電極を有する半導体素子1が挿入され、半導体素子1の電極と配線基板2の配線とが金属ワイヤ3によって電気的に接続されている。また、樹脂4は半導体素子1と金属ワイヤ3を封止し、かつ半導体素子1と配線基板2とを固着している。樹脂4は半導体素子1の側面と配線基板3の貫通孔の内壁面との間まで入り込んでいる。
【0010】
図1において、金属ワイヤの高さ5は150〜250μmであるので、樹脂厚6は約170〜270μmとなり、樹脂厚6は最大で270μmである。
【0011】
また、半導体素子1の側面と配線基板2の貫通孔の内壁面との間から樹脂4が、半導体素子1の裏面へ回り込むことを考慮して、配線基板の裏面から半導体素子の裏面までの距離7は50μm以上あける必要がある。ここで、半導体素子1の裏面に回り込んだ樹脂4を除去するなら、距離7を50μm以上あける必要はない。
【0012】
以上、本実施の形態によれば、配線基板2の貫通孔に半導体素子1を挿入したので、樹脂厚6は金属ワイヤの高さ5のみにほぼ依存し、従来より樹脂厚6は小さくなり、全体として半導体装置を薄型化することができる。
【0013】
また、配線基板2の貫通孔に半導体素子1を挿入したので、金属ワイヤ3の長さを短くすることができ、配線抵抗を低くすることもができる。
【0014】
さらに、配線基板2の貫通孔に半導体素子1を挿入したので、半導体素子1と配線基板2との段差が少なくなるので、樹脂を充填する際に段差により未充填となることが少なくなる。
【0015】
また、従来のように、半導体素子1と配線基板2とを固着するのに接着剤を用いていなので、配線基板2上で接着剤の面積を考慮する必要がなく、配線基板2への金属ワイヤ3の配線が半導体素子1から約0.3mmの位置で行える。従って、樹脂面積を小さくすることができるので、半導体装置を小さくでき、高密度実装が行える。
【0016】
さらに、半導体素子1と配線基板2とを固着するのに接着剤を用いないので、接着剤が熱などの衝撃より収縮して、樹脂4と配線基板2とが剥離して金属ワイヤ3が配線基板2より断線することがない。
【0017】
本実施の形態において、半導体素子1と配線基板2とを電気的に接続するのに金属ワイヤ3を用いているが、導電配線が形成されたテープや、導線性ペーストを用いてもよい。
【0018】
導電配線が形成されたテープを用いた場合、テープの厚みは60〜200μmであるので、樹脂厚6は約80〜220μmとなり、さらに半導体装置の薄型化をはかれる。
【0019】
導電性ペーストを用いた場合、導電性ペーストの高さは30〜200μmであるので、樹脂厚6は約50〜220μmとなり、さらに半導体装置の薄型化をはかれる。また、配線基板2との接合面積が大きいので配線基板2からの剥離が生じにくくなる。
【0020】
次に、本実施の形態における半導体装置の製造方法について説明する。
図2は第1の実施の形態における半導体装置の製造方法の一例を示す図である。図において、8は接着テープ、9は突起形状のあるステージであり、その他の図1と同様のものついては同一の符号をつけてある。
【0021】
図2(a)に示すように、配線基板2の裏面には、接着層が形成された接着テープ8が貼られている。また、配線基板2の貫通孔には半導体素子1が挿入され、接着テープ8で固着されている。
【0022】
図2(b)に示すように、突起形状のあるステージ9の突起が配線基板2の貫通孔に挿入して、半導体素子1を押し上げる。このとき、半導体素子1やステージ9の寸法誤差を考慮すると、半導体素子1は配線基板3の表面より上下150μm範囲に位置する。
【0023】
図2(c)に示すように、金属ワイヤ3によって、半導体素子1の電極と配線基板2の配線との接続を行う。
【0024】
図2(d)に示すように、半導体素子1および金属ワイヤ3を覆うように樹脂4を塗布する。このとき、半導体素子1の側面と配線基板2の貫通孔の内壁面との間にも樹脂4が入り込む。
【0025】
最後に、図2(e)に示すように、配線基板2から接着テープ8及び突起形状のあるステージ9を除去する。
【0026】
図3は第1の実施の形態における半導体装置の製造方法の他の例を示す図である。
図において、10は突起形状のあるステージであり、その他の図1と同様のものついては同一の符号をつけてある。突起形状のあるステージ10の突起には、空気穴が形成されている。
【0027】
図3(a)に示すように、突起形状のあるステージ10の突起が配線基板2の貫通孔に挿入されている。また、半導体素子1は配線基板2の貫通孔に挿入され、突起形状の上に位置する。このとき、半導体素子1やステージ10の寸法誤差を考慮すると、半導体素子1は配線基板3の表面より上下150μm範囲に位置する。
【0028】
図3(b)に示すように、金属ワイヤ3によって、半導体素子1の電極と配線基板2の配線との接続を行う。このとき、突起形状に形成された空気穴に負圧をかけ、半導体素子1を突起形状のあるステージ10に固定している。
【0029】
図3(c)に示すように、半導体素子1および金属ワイヤ3を覆うように樹脂4を塗布する。このとき、半導体素子1の側面と配線基板2の貫通孔の内壁面との間にも樹脂4が入り込む。
【0030】
最後に、図3(d)に示すように、配線基板2から突起形状のあるステージ10を除去する。
【0031】
以上に説明した第1の実施の形態における半導体装置の製造方法では、半導体素子1と配線基板2とを電気的に接続するのに金属ワイヤ3を用いているが、導電配線が形成されたテープや、導電性ペーストを用いてもよい。
【0032】
以下、半導体素子1と配線基板2とを電気的に接続するのに導電性ペーストを用いる場合における導電性ペーストによる配線の形成方法について述べる。
【0033】
図4は、導電性ペーストによる配線の形成方法の一例を示す図である。図において、11は導電性ペーストよりなる配線、12はノズルであり、その他の図3と同様のものついては同一の符号をつけてある。
【0034】
図4に示すように、導電性ペーストが充填されたノズル12で塗布することで、半導体素子1と配線基板2とを接続する配線11を形成する。
【0035】
図5は、導電性ペーストによる配線の形成方法の一例を示す図である。図において、13は半導体素子と配線基板とを接続する配線のパターンが開孔部として形成されたマスク、14はスキージであり、その他の図4と同様のものについては同一の符号をつけてある。
【0036】
図5(a)に示すように。半導体素子1と配線基板2との配線を形成する位置にマスク13の開孔部を合わせるように、配線基板2上にマスク13を配置する。
【0037】
次に、図5(b)に示すように、マスク13上に導電性ペーストの固まりを乗せる。
【0038】
最後に、図5(c)に示すように、スキージ14を右から左方向(図面で矢印の方向)にマスク13に沿って動かすことにより、マスク13上に乗せられた導電性ペーストをマスク13の開孔部より塗布することで、半導体素子1と配線基板2とを接続する配線11を形成する。
【0039】
図5に示した導電性ペーストによる配線の形成方法によれば、配線11の高さはマスク13の高さによってほぼ一定な高さに規定することができ、マスク13の厚みを変更すれば、配線11の厚みも変更できる。
【0040】
図6は、導電性ペーストによる配線の形成方法の一例を示す図である。図において、15は転写ローラ、16は転写する配線となる導電性ペーストが形成された凸版であり、その他の図4と同様のものについては同一の符号をつけてある。
【0041】
図6(a)に示すように、凸版16を右から左方向(図面で矢印の方向)へ転写ローラ15に沿って動かし、転写ローラ15を回転させながら、転写ローラ15の面上に配線となる導電性ペーストを転写する。
【0042】
図6(b)に示すように、半導体素子1が貫通孔内に挿入された配線基板2を凸版16とは反対方向の左から右方向(図面で矢印の方向)へ転写ローラ15に沿って動かす。
【0043】
図6(c)に示すように、転写ローラ15の面上に転写された配線となる導電性ペーストを荷重を加えながら半導体素子1及び配線基板2上に転写していく。
【0044】
図6(d)に示すように、転写ローラ15から半導体素子1及び配線基板2上に配線となる導電性ペーストが転写され、半導体素子1と配線基板2とを接続する導電性ペーストによりなる配線11が形成される。
【0045】
図6に示した導電性ペーストによる配線の形成方法によれば、導電性ペーストを転写ローラ15により荷重を加えながら転写することにより、半導体素子1及び配線基板2とより安定した接合強度で配線11を形成することができる。
【0046】
第2の実施の形態
図7は本発明の第2の実施の形態における半導体装置の断面図を示す図である。図7において、第1の実施の形態と同様なものには同一の符号がつけてある。
【0047】
本実施の形態の半導体装置の構造は、表面から裏面にかけて貫通孔が形成された配線基板2の貫通孔に2つの表面に電極を有する半導体素子1が挿入されている。ここで、2つの半導体素子1は電極が形成されている面と反対側の面が対向するように配線基板2の貫通孔内に挿入されている。半導体素子1の電極と配線基板2の配線とが金属ワイヤ3によってそれぞれ電気的に接続されている。また、樹脂4は半導体素子1と金属ワイヤ3をそれぞれ封止し、かつ半導体素子1と配線基板2とを固着している。樹脂4は半導体素子1の側面と配線基板3の貫通孔の内壁面との間まで入り込んでいる。
【0048】
図7において、金属ワイヤの高さ5は150〜250μmであるので、樹脂厚6は約170〜270μmとなり、樹脂厚6は最大で270μmである。
【0049】
なお、半導体素子1と配線基板3との電気的接続は、第1の実施の形態と同様に導電配線が形成されたテープや、導線性ペーストを用いてもよい。また、導電性ペーストによる配線の形成方法は、第1の実施の形態で説明した通りである。
【0050】
また、本実施の形態の半導体装置の製造方法は、まず、第1の実施の形態で説明したように、1つの半導体素子1を配線基板2の貫通孔に挿入して樹脂4より片面を封止する。次に、配線基板2を反転して、半導体素子1を配線基板2の貫通孔に挿入して、金属ワイヤ3で半導体素子1と配線基板2とを電気的に接続し、樹脂により封止する。
【0051】
以上、本実施の形態によれば、上述した第1の実施の形態と同様に薄型化、高密度実装可能である等の効果が得られることに加えて、2つの半導体素子1を配線基板2の貫通孔内に挿入しているので、より多機能な半導体装置を実現できる。
【0052】
【発明の効果】
以上説明したように、本発明によれば、表面から裏面にかけて貫通孔が形成された配線基板の貫通孔に半導体素子を挿入して実装したので、半導体装置を薄型化することができる。また、半導体素子と配線基板を固着するのに接着剤を用いていないので、配線基板上で接着剤の面積を考慮する必要がなく、配線基板への配線が半導体素子のより近くで行え、半導体装置の面積を小さくでき、高密度実装が行える。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における半導体装置の断面図を示す図である。
【図2】第1の実施の形態における半導体装置の製造方法の一例を示す図である。
【図3】第1の実施の形態における半導体装置の製造方法の他の例を示す図である。
【図4】導電性ペーストによる配線の形成方法の一例を示す図である。
【図5】導電性ペーストによる配線の形成方法の一例を示す図である。
【図6】導電性ペーストによる配線の形成方法の一例を示す図である。
【図7】本発明の第2の実施の形態における半導体装置の断面図を示す図である。
【符号の説明】
1 半導体素子
2 配線基板
3 金属ワイヤ
4 樹脂
5 金属ワイヤの高さ
6 樹脂厚
7 配線基板の裏面から半導体素子の裏面までの距離
8 接着テープ
9、10 突起形状のあるステージ
11 導電性ペーストよりなる配線
12 ノズル
13 マスク
14 スキージ
15 転写ローラ
16 凸版
Claims (10)
- 表面から裏面に達する貫通孔を有する配線基板と、
表面に電極を備え、裏面が前記貫通孔内に位置するように配置された半導体素子と、
前記電極と前記配線基板の配線とを接続する導体と、
前記半導体素子の表面を封止し、かつ、前記半導体素子の側面と前記貫通孔の内壁面とを固着する樹脂とを有し、
前記半導体素子の前記裏面と前記配線基板の裏面とが、高さ方向において50μm以上離間し、
前記導体は導電性ペーストよりなることを特徴とする半導体装置。 - 表面に電極を有する半導体素子と、
表面から裏面に達する貫通孔を有する配線基板と、
前記電極と前記配線基板表面の配線とを接続する導体と、
前記半導体素子の表面を封止し、前記半導体素子の側面と前記貫通孔の内壁面とを固着する樹脂とを有し、
前記導体は導電性ペーストよりなることを特徴とする半導体装置。 - 表面に電極を有する第1の半導体素子と、
表面から裏面に達する貫通孔を有する配線基板と、
前記第1の半導体素子の電極と前記配線基板表面の配線とを接続する第1の導体と、
前記第1の半導体素子と略同一形状であり、表面に電極を有する第2の半導体素子と、
前記第2の半導体素子の電極と前記配線基板表面の配線とを接続する第2の導電体と、
前記第1及び第2の半導体素子の表面を封止し、前記第1及び第2の半導体素子の側面と前記貫通孔の内壁面とを各々固着する樹脂とを有し、
前記第1及び第2の導体は導電性ペーストよりなることを特徴とする半導体装置。 - 表面から裏面に達する貫通孔を有する配線基板の前記裏面に、前記貫通孔を覆うように接着テープを貼付ける工程と、
表面に電極を有する半導体素子を前記貫通孔に収納し、前記貫通孔に露出した前記接着テープに前記半導体素子を固着する工程と、
凸部を有する台座を用いて、前記凸部を前記貫通孔に挿入して前記半導体素子を前記配線基板の裏面より所定距離だけ押上げる工程と、
前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程と、
前記樹脂で封止し、固着する工程後、前記配線基板の裏面に貼付けられた前記接着テープを除去する工程とを有することを特徴とする半導体装置の製造方法。 - 表面から裏面に達する貫通孔を有する配線基板の前記裏面に、前記貫通孔を覆うように接着テープを貼付ける工程と、
表面に電極を有する半導体素子を前記貫通孔に収納し、前記貫通孔に露出した前記接着テープに前記半導体素子を固着する工程と、
凸部を有する台座を用いて、前記凸部を前記貫通孔に挿入して前記半導体素子を前記配線基板の裏面より所定距離だけ押上げる工程と、
前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程と、
前記樹脂で封止し、固着する工程後、前記配線基板の裏面に貼付けられた前記接着テープを除去する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、導電性ペーストが充填されたノズルにより塗布することを特徴とする半導体装置の製造方法。 - 表面から裏面に達する貫通孔を有する配線基板の前記裏面に、前記貫通孔を覆うように接着テープを貼付ける工程と、
表面に電極を有する半導体素子を前記貫通孔に収納し、前記貫通孔に露出した前記接着テープに前記半導体素子を固着する工程と、
凸部を有する台座を用いて、前記凸部を前記貫通孔に挿入して前記半導体素子を前記配線基板の裏面より所定距離だけ押上げる工程と、
前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程と、
前記樹脂で封止し、固着する工程後、前記配線基板の裏面に貼付けられた前記接着テープを除去する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、
前記電極と前記配線基板とを接続する前記導体のパターンが開孔部として形成されたマスクを所定の位置に配置する工程と、
前記マスクの開孔部に導電性ペーストを塗布する工程とからなることを特徴とする半導体装置の製造方法。 - 表面から裏面に達する貫通孔を有する配線基板の前記裏面に、前記貫通孔を覆うように接着テープを貼付ける工程と、
表面に電極を有する半導体素子を前記貫通孔に収納し、前記貫通孔に露出した前記接着テープに前記半導体素子を固着する工程と、
凸部を有する台座を用いて、前記凸部を前記貫通孔に挿入して前記半導体素子を前記配線基板の裏面より所定距離だけ押上げる工程と、
前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程と、
前記樹脂で封止し、固着する工程後、前記配線基板の裏面に貼付けられた前記接着テープを除去する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、導電性ペーストよりなる前記導体のパターンを転写することにより行なうことを特徴とする半導体装置の製造方法。 - 凸部を有し、前記凸部の主面に空気孔が設けられた台座を準備し、表面から裏面に達する貫通孔を有する配線基板を前記貫通孔が前記凸部に嵌合するように台座上に配置する工程と、
表面に電極を有する半導体素子を前記貫通孔内の前記凸部主面上に配置する工程と、
前記空気孔から吸引することにより、前記半導体素子を前記凸部主面上に固定する工程と、
前記半導体素子を前記凸部主面上に固定する工程後、前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、導電性ペーストが充填されたノズルにより塗布することを特徴とする半導体装置の製造方法。 - 凸部を有し、前記凸部の主面に空気孔が設けられた台座を準備し、表面から裏面に達する貫通孔を有する配線基板を前記貫通孔が前記凸部に嵌合するように台座上に配置する工程と、
表面に電極を有する半導体素子を前記貫通孔内の前記凸部主面上に配置する工程と、
前記空気孔から吸引することにより、前記半導体素子を前記凸部主面上に固定する工程と、
前記半導体素子を前記凸部主面上に固定する工程後、前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、
前記電極と前記配線基板とを接続する前記導体のパターンが開孔部として形成されたマスクを所定の位置に配置する工程と、
前記マスクの開孔部に導電性ペーストを塗布する工程とからなることを特徴とする半導体装置の製造方法。 - 凸部を有し、前記凸部の主面に空気孔が設けられた台座を準備し、表面から裏面に達する貫通孔を有する配線基板を前記貫通孔が前記凸部に嵌合するように台座上に配置する工程と、
表面に電極を有する半導体素子を前記貫通孔内の前記凸部主面上に配置する工程と、
前記空気孔から吸引することにより、前記半導体素子を前記凸部主面上に固定する工程と、
前記半導体素子を前記凸部主面上に固定する工程後、前記電極と前記配線基板の配線とを導体で接続する工程と、
前記半導体素子及び前記導体とを樹脂で封止するとともに、前記半導体素子の側面と前記貫通孔の側面とを前記樹脂で固着する工程とを有し、
前記電極と前記配線基板とを導体で接続する工程は、導電性ペーストよりなる前記導体のパターンを転写することにより行なうことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8404099A JP3576030B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
US09/435,486 US6333566B1 (en) | 1999-03-26 | 1999-11-08 | Semiconductor having high density packaging thereof |
US09/986,701 US6636334B2 (en) | 1999-03-26 | 2001-11-09 | Semiconductor device having high-density packaging thereof |
US10/615,824 US6982478B2 (en) | 1999-03-26 | 2003-07-10 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8404099A JP3576030B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000277665A JP2000277665A (ja) | 2000-10-06 |
JP3576030B2 true JP3576030B2 (ja) | 2004-10-13 |
Family
ID=13819415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8404099A Expired - Fee Related JP3576030B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6333566B1 (ja) |
JP (1) | JP3576030B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6916682B2 (en) * | 2001-11-08 | 2005-07-12 | Freescale Semiconductor, Inc. | Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing |
JP3590039B2 (ja) * | 2002-07-24 | 2004-11-17 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
US20050048680A1 (en) * | 2003-08-29 | 2005-03-03 | Texas Instruments Incorporated | Printing one or more electrically conductive bonding lines to provide electrical conductivity in a circuit |
US20050218491A1 (en) * | 2004-03-31 | 2005-10-06 | Alps Electric Co., Ltd. | Circuit component module and method of manufacturing the same |
US20050224944A1 (en) * | 2004-04-13 | 2005-10-13 | Stack Devices Corp. | Stacked semiconductor device |
JP4317795B2 (ja) * | 2004-07-12 | 2009-08-19 | アルプス電気株式会社 | 電子部品の実装方法 |
US7317250B2 (en) * | 2004-09-30 | 2008-01-08 | Kingston Technology Corporation | High density memory card assembly |
JP4751351B2 (ja) * | 2007-02-20 | 2011-08-17 | 株式会社東芝 | 半導体装置とそれを用いた半導体モジュール |
KR101319393B1 (ko) * | 2007-02-20 | 2013-10-17 | 엘지전자 주식회사 | 멀티 칩이 실장된 기판의 제조방법 및 멀티 칩이 실장된기판 |
CN105070694A (zh) * | 2015-08-24 | 2015-11-18 | 中国科学院国家空间科学中心 | 一种暴露芯片衬底面的封装方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1564665C3 (de) * | 1966-07-18 | 1975-10-30 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterbauelement und Verfahren zu seiner Herstellung |
US4996582A (en) * | 1988-09-14 | 1991-02-26 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor for microstrip mounting and microstrip-mounted transistor assembly |
US4989063A (en) * | 1988-12-09 | 1991-01-29 | The United States Of America As Represented By The Secretary Of The Air Force | Hybrid wafer scale microcircuit integration |
JPH0777258B2 (ja) * | 1990-03-16 | 1995-08-16 | 株式会社東芝 | 半導体装置 |
US5227338A (en) * | 1990-04-30 | 1993-07-13 | International Business Machines Corporation | Three-dimensional memory card structure with internal direct chip attachment |
US5241456A (en) * | 1990-07-02 | 1993-08-31 | General Electric Company | Compact high density interconnect structure |
US5422513A (en) * | 1992-10-16 | 1995-06-06 | Martin Marietta Corporation | Integrated circuit chip placement in a high density interconnect structure |
JP3230348B2 (ja) * | 1993-09-06 | 2001-11-19 | ソニー株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US5384689A (en) * | 1993-12-20 | 1995-01-24 | Shen; Ming-Tung | Integrated circuit chip including superimposed upper and lower printed circuit boards |
JP2780649B2 (ja) * | 1994-09-30 | 1998-07-30 | 日本電気株式会社 | 半導体装置 |
US5696666A (en) * | 1995-10-11 | 1997-12-09 | Motorola, Inc. | Low profile exposed die chip carrier package |
US5674785A (en) * | 1995-11-27 | 1997-10-07 | Micron Technology, Inc. | Method of producing a single piece package for semiconductor die |
US6013948A (en) * | 1995-11-27 | 2000-01-11 | Micron Technology, Inc. | Stackable chip scale semiconductor package with mating contacts on opposed surfaces |
US5798564A (en) * | 1995-12-21 | 1998-08-25 | Texas Instruments Incorporated | Multiple chip module apparatus having dual sided substrate |
TW338180B (en) * | 1996-03-29 | 1998-08-11 | Mitsubishi Electric Corp | Semiconductor and its manufacturing method |
KR0179921B1 (ko) * | 1996-05-17 | 1999-03-20 | 문정환 | 적측형 반도체 패키지 |
US5723907A (en) * | 1996-06-25 | 1998-03-03 | Micron Technology, Inc. | Loc simm |
US5811879A (en) * | 1996-06-26 | 1998-09-22 | Micron Technology, Inc. | Stacked leads-over-chip multi-chip module |
US5786238A (en) * | 1997-02-13 | 1998-07-28 | Generyal Dynamics Information Systems, Inc. | Laminated multilayer substrates |
US6122171A (en) * | 1999-07-30 | 2000-09-19 | Micron Technology, Inc. | Heat sink chip package and method of making |
-
1999
- 1999-03-26 JP JP8404099A patent/JP3576030B2/ja not_active Expired - Fee Related
- 1999-11-08 US US09/435,486 patent/US6333566B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6333566B1 (en) | 2001-12-25 |
JP2000277665A (ja) | 2000-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3638771B2 (ja) | 半導体装置 | |
JP4058642B2 (ja) | 半導体装置 | |
US6562660B1 (en) | Method of manufacturing the circuit device and circuit device | |
US5821762A (en) | Semiconductor device, production method therefor, method for testing semiconductor elements, test substrate for the method and method for producing the test substrate | |
JPH0661606A (ja) | 回路パッケージ構造 | |
JP3576030B2 (ja) | 半導体装置及びその製造方法 | |
JP3473912B2 (ja) | チップ支持体構造及びチップケーシングを製造するためのチップ支持体 | |
KR960005966A (ko) | 반도체 장치와 그의 제조 및 실장방법 | |
JP2004349073A (ja) | 電気接続構造、コネクタ、および電気接続システム | |
JP4147729B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP4045717B2 (ja) | 半導体装置 | |
JPH10261852A (ja) | ヒートシールコネクタとフレキシブル配線板 | |
JP2002190564A (ja) | ハイブリッドic及びその製造方法 | |
CN214848585U (zh) | 封装基板及封装结构 | |
JPH113955A (ja) | 半導体チップ搭載ボード | |
JPH0258356A (ja) | 電子部品塔載装置 | |
JP2734625B2 (ja) | 多層配線基板の製造方法 | |
JP2792958B2 (ja) | 混成集積回路装置 | |
JP2583242Y2 (ja) | 半導体装置 | |
JPH06224528A (ja) | 両面フィルム基板及びその製造方法 | |
JPH07221419A (ja) | 混成集積回路装置 | |
JP3914478B2 (ja) | Lsiチップ実装可撓配線板 | |
JP2810453B2 (ja) | 混成集積回路装置 | |
JP3910937B2 (ja) | 半導体装置 | |
JPH0294535A (ja) | 混成集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040219 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040622 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040706 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090716 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |