KR100475716B1 - 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법 - Google Patents

복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법 Download PDF

Info

Publication number
KR100475716B1
KR100475716B1 KR10-2002-0047783A KR20020047783A KR100475716B1 KR 100475716 B1 KR100475716 B1 KR 100475716B1 KR 20020047783 A KR20020047783 A KR 20020047783A KR 100475716 B1 KR100475716 B1 KR 100475716B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
semiconductor
interlayer insulating
substrate
alignment mark
Prior art date
Application number
KR10-2002-0047783A
Other languages
English (en)
Other versions
KR20040015512A (ko
Inventor
한일석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2002-0047783A priority Critical patent/KR100475716B1/ko
Priority to US10/331,023 priority patent/US6774477B2/en
Publication of KR20040015512A publication Critical patent/KR20040015512A/ko
Application granted granted Critical
Publication of KR100475716B1 publication Critical patent/KR100475716B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그 방법에 관한 것으로, 특히 본 발명의 적층 방법은 제 1반도체 소자를 층간 절연하는 제 1층간 절연막과, 제 1반도체 소자와 연결되도록 1층간 절연막내에 형성된 제 1비아와, 제 1층간 절연막 상부에 제 1비아와 연결되는 제 1본딩 패드와 기판의 최외각에 배치된 제 1얼라인 마크를 갖는 제 1반도체 기판을 형성하는 단계와, 제 2반도체 소자를 층간 절연하는 제 2층간 절연막과, 제 2반도체 소자와 연결되도록 제 2층간 절연내에 형성된 제 2비아와, 제 2층간 절연막 상부에 제 2비아와 연결되는 제 2본딩 패드와 기판의 최외각에 배치된 제 2얼라인 마크를 갖는 제 2반도체 기판을 형성하는 단계와, 제 1반도체 기판의 제 1얼라인 마크와 제 2반도체 기판의 제 2얼라인 마크를 얼라인하는 단계와, 얼라인된 제 1반도체 기판의 제 1본딩 패드와 제 2반도체 기판의 제 2본딩 패드를 서로 접합하는 단계를 포함한다. 따라서 본 발명은 멀티 반도체 기판을 정확하게 얼라인시킬 수 있어 반도체 기판 사이의 미스 얼라인으로 인한 본딩 패드의 전기적 연결 불량을 미연에 방지할 수 있다.

Description

복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그 방법{STRUCTURE AND METHOD FOR STACKING MULTI-WAFER OF MERGED MEMORY AND LOGIC DEVICE}
본 발명은 복합 반도체 장치의 구조 및 그 제조 방법에 관한 것으로, 특히 복합 반도체 장치를 구성하는 두 개 이상의 반도체 소자를 각각 별도의 반도체 기판에 제조한 후에 각 반도체 기판을 적층해서 본딩시킬 때 각 반도체 기판을 얼라인시킬 수 있는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그 방법에 관한 것이다.
최근들어 비약적으로 발전하는 시스템 집적 회로 분야의 복합 반도체 장치(MML: Merged Memory and Logic)나 SOC(System On Chip)등에 사용되는 반도체 소자는 일반적으로 DRAM, SRAM, Flash EEPROM, EPROM 등의 메모리(Memory)소자와 로직(Logic) 소자가 하나의 반도체 기판에 형성된다.
이러한 복합 반도체 소자의 제조 방법은 메모리 소자와 로직 소자가 동일한 반도체 기판 상에 형성되므로 메모리 부분의 크기가 증가할 경우 전체 소자의 크기도 동시에 증가함으로 고용량의 메모리가 탑재된 비디오 컨트롤러, SRAM, 플래시 메모리 등이 탑재된 MCU(Micro Controller Unit) 등 다양한 제품을 개발하는데 문제가 있고 메모리 공정을 기반으로 제조되기 때문에 고속을 요구하는 로직 소자를 최적화시키기 어렵다는 한계가 있다.
그래서 메모리 소자와 로직 소자를 갖는 복합 반도체 장치는 별도의 반도체 기판에 메모리 소자와 로직 소자를 각각 제조한 후에 이들 반도체 기판을 멀티-기판으로 적층하고 접합해서 하나의 장치를 구현하였다.
도 1은 종래 기술에 의한 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 나타낸 공정 순서도이다. 이들 도면을 참조하여 종래 기술에 따라 멀티 반도체 기판에 메모리 및 로직 소자를 제조하는 방법에 대해 설명한다.
우선 도 1에 도시된 바와 같이, 메모리 소자(도시하지 않음)가 형성된 제 1반도체 기판(10)에 제 1층간 절연막(11)을 형성한다. 여기서 제 1반도체 기판(10)에는 메모리 소자로서 메모리 셀 트랜지스터의 게이트 전극, 소오스/드레인 전극 등이 형성되고 제 1층간 절연막(11)에는 메모리 셀 트랜지스터의 비트라인, 커패시터 등을 이루는 다층의 폴리실리콘막 및 다층의 금속 배선이 형성되며 메모리 셀 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 그리고 금속 배선 사이를 연결하는 비아 등이 형성된다. 그리고 제 1층간 절연막(11)에 메모리 셀 트랜지스터의 최종 금속 배선과 수직으로 연결되는 제 1비아(12)를 형성하고 제 1층간 절연막(11) 위에 제 1비아(12)와 연결되는 제 1본딩 패드(13)를 형성한다. 그리고 제 1본딩 패드(13)가 형성된 구조물에 제 1보호막(14)을 증착한 후에 이를 선택적으로 식각하여 제 1본딩 패드(13) 부분을 노출시킨다.
이어서, 로직 소자(도시하지 않음)가 형성된 제 2반도체 기판(20)에 제 2층간 절연막(21)을 형성한다. 여기서 제 2반도체 기판(20)에는 로직 소자로서 로직 트랜지스터의 게이트 전극, 소오스/드레인 전극 등이 형성되고 제 2층간 절연막(11)에는 로직 트랜지스터의 다층의 금속 배선이 형성되며 로직 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 그리고 금속 배선 사이를 연결하는 비아 등이 형성된다. 그리고 제 2층간 절연막(21)에 로직 트랜지스터의 최종 금속 배선과 수직으로 연결되는 제 2비아(22)를 형성하고 제 2층간 절연막(21) 위에 제 2비아(22)와 연결되는 제 2본딩 패드(23)를 형성한다. 그리고 제 2본딩 패드(23)가 형성된 구조물에 제 2보호막(24)을 증착한 후에 이를 선택적으로 식각하여 제 2본딩 패드(23) 부분을 노출시킨다.
상기와 같은 구조를 갖는 제 1반도체 기판(10)의 메모리 셀 트랜지스터와 제 2반도체 기판(20)의 로직 트랜지스터를 서로 연결하기 위하여 도 1에 도시된 바와 같이 제 1반도체 기판(10)에 대해 제 2반도체 기판(20)을 뒤집어서 제 1반도체 기판(10)의 제 1본딩 패드(13)와 제 2반도체 기판(20)의 제 2본딩 패드(23)를 서로 접합시킨다. 이때 접합은 제 1반도체 기판(10)과 제 2반도체 기판(20)을 300℃∼450℃ 온도에서 열처리하면 제 1반도체 기판(10)의 제 1본딩 패드(13)와 제 2반도체 기판(20)의 제 2본딩 패드(23)가 전기적으로 연결된다.
그러나, 상술한 종래 기술에 의한 멀티 반도체 기판의 복합 반도체 장치의 적층 방법은 제 1반도체 기판(10)과 제 2반도체 기판(20)의 접합시 본딩 마스크 정렬 키(Mask Align Key)가 없기 때문에 제 1본딩 패드(13)와 제 2본딩 패드(23)가 미스 얼라인될 경우 이들 본딩 패드들(13, 23)이 전기적으로 정확하게 연결되지 않아 복합 반도체 장치의 전기적 연결이 불량으로 되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 복합 반도체 장치를 구성하는 두 개 이상의 반도체 소자가 각각 형성된 별도의 반도체 기판의 상부면에 본딩 패드와 함께 얼라인 마크를 구비함으로써 이들 반도체 기판의 본딩 패드를 접합해서 적층할 경우 얼라인 마크를 이용하여 반도체 기판 사이를 얼라인시킬 수 있는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조를 제공하는데 있다.
본 발명의 다른 목적은 복합 반도체 장치를 구성하는 두 개 이상의 반도체 소자를 각각 별도의 반도체 기판에 제조하고 각 반도체 기판의 상부면에 본딩 패드와 함께 얼라인 마크를 형성한 후에 이들 얼라인 마크로 반도체 기판을 얼라인시킨 후에 이들 반도체 기판의 본딩 패드를 서로 접합해서 적층함으로써 멀티 반도체 기판을 정확하게 얼라인시킬 수 있는 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 적어도 두 개 이상의 반도체 소자를 갖는 복합 반도체 장치에 있어서, 제 1반도체 소자를 층간 절연하는 제 1층간 절연막과, 제 1반도체 소자와 연결되도록 제 1층간 절연막내에 형성된 제 1비아와, 제 1층간 절연막 상부에 제 1비아와 연결되는 제 1본딩 패드와 기판의 최외각에 배치된 제 1얼라인 마크를 갖는 제 1반도체 기판과; 제 2반도체 소자를 층간 절연하는 제 2층간 절연막과, 제 2반도체 소자와 연결되도록 제 2층간 절연내에 형성된 제 2비아와, 제 2층간 절연막 상부에 제 2비아와 연결되는 제 2본딩 패드와 기판의 최외각에 배치된 제 2얼라인 마크를 갖는 제 2반도체 기판을 구비하여 제 1반도체 기판의 제 1얼라인 마크와 제 2반도체 기판의 제 2얼라인 마크가 얼라인되어 제 1반도체 기판의 제 1본딩 패드와 제 2반도체 기판의 제 2본딩 패드가 접합된 구조를 갖는다.
상기 다른 목적을 달성하기 위하여 본 발명은 적어도 두 개 이상의 반도체 소자를 갖는 복합 반도체 장치를 제조하는 방법에 있어서, 제 1반도체 소자를 층간 절연하는 제 1층간 절연막과, 제 1반도체 소자와 연결되도록 1층간 절연막내에 형성된 제 1비아와, 제 1층간 절연막 상부에 제 1비아와 연결되는 제 1본딩 패드와 기판의 최외각에 배치된 제 1얼라인 마크를 갖는 제 1반도체 기판을 형성하는 단계와, 제 2반도체 소자를 층간 절연하는 제 2층간 절연막과, 제 2반도체 소자와 연결되도록 제 2층간 절연내에 형성된 제 2비아와, 제 2층간 절연막 상부에 제 2비아와 연결되는 제 2본딩 패드와 기판의 최외각에 배치된 제 2얼라인 마크를 갖는 제 2반도체 기판을 형성하는 단계와, 제 1반도체 기판의 제 1얼라인 마크와 제 2반도체 기판의 제 2얼라인 마크를 얼라인하는 단계와, 얼라인된 제 1반도체 기판의 제 1본딩 패드와 제 2반도체 기판의 제 2본딩 패드를 서로 접합하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 나타낸 공정 순서도로서, 이들 도면을 참조하여 본 발명의 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 설명한다. 본 발명에서 복합 반도체 장치의 제 1반도체 소자는 DRAM, SRAM, 플래시 메모리 등의 메모리 소자이며 제 2반도체 소자는 로직 소자로 정의하기로 한다.
도 2a에 도시된 바와 같이, 제 1반도체 소자로서 메모리 소자(도시하지 않음)가 형성된 제 1반도체 기판(30)에 제 1층간 절연막(31)을 형성한다. 여기서 제 1반도체 기판(30)에는 메모리 소자인 메모리 셀 트랜지스터의 게이트 전극, 소오스/드레인 전극 등이 형성되고 제 1층간 절연막(31)에는 메모리 셀 트랜지스터의 비트라인, 커패시터 등을 이루는 다층의 폴리실리콘막 및 다층의 금속 배선이 형성되며 메모리 셀 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 그리고 금속 배선 사이를 연결하는 비아 등이 형성된다. 그리고 제 1층간 절연막(31)에 메모리 셀 트랜지스터의 최종 금속 배선과 수직으로 연결되는 제 1비아(32)를 형성한다. 그 다음 제 1층간 절연막(31) 위에 제 1비아(32)와 연결되는 제 1본딩 패드(33)를 형성함과 동시에 제 1반도체 기판(30)의 최외각에 배치되도록 제 1얼라인 마크(34)를 형성한다. 여기서 제 1본딩 패드(33) 및 제 1얼라인 마크(34)는 금속으로 형성되며 그 두께는 10000Å∼15000Å이다.
한편 도면에 도시되어 있지 않지만, 제 1본딩 패드(33) 및 제 1얼라인 마크(34)가 형성된 구조물에 제 1보호막(도시되지 않음)을 증착한 후에 이를 선택적으로 식각하여 제 1본딩 패드(33) 및 제 1얼라인 마크(34) 부분을 노출시킨다.
이어서 도 2b에 도시된 바와 같이, 제 2반도체 소자로서 로직 소자(도시하지 않음)가 형성된 제 2반도체 기판(40)에 제 2층간 절연막(41)을 형성한다. 여기서 제 2반도체 기판(40)에는 로직 소자인 로직 트랜지스터의 게이트 전극, 소오스/드레인 전극 등이 형성되고 제 2층간 절연막(41)에는 로직 트랜지스터의 다층의 금속 배선이 형성되며 로직 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 그리고 금속 배선 사이를 연결하는 비아 등이 형성된다. 그리고 제 2층간 절연막(41)에 로직 트랜지스터의 최종 금속 배선과 수직으로 연결되는 제 2비아(42)를 형성한다. 그 다음 제 2층간 절연막(41) 위에 제 2비아(42)와 연결되는 제 2본딩 패드(43)를 형성함과 동시에 제 2반도체 기판(40)의 최외각에 배치되도록 제 2얼라인 마크(44)를 형성한다. 여기서 제 2본딩 패드(43) 및 제 2얼라인 마크(44)는 금속으로 형성되며 그 두께는 10000Å∼15000Å이다.
한편 도면에 도시되어 있지 않지만, 제 2본딩 패드(43) 및 제 2얼라인 마크(44)가 형성된 구조물에 제 2보호막(도시되지 않음)을 증착한 후에 이를 선택적으로 식각하여 제 2본딩 패드(43) 및 제 2얼라인 마크(44) 부분을 노출시킨다.
그리고나서 도 2c에 도시된 바와 같이, 얼라인 장치를 이용하여 제 1반도체 기판(30)의 제 1얼라인 마크(34)와 제 2반도체 기판(40)의 제 2얼라인 마크(44)를 얼라인한 후에, 얼라인된 제 1반도체 기판(30)의 제 1본딩 패드(33)와 제 2반도체 기판(40)의 제 2본딩 패드(43)를 서로 접합해서 제 1반도체 기판(30)의 메모리 셀 트랜지스터와 제 2반도체 기판(40)의 로직 트랜지스터를 서로 연결한다. 이때 접합은 제 1반도체 기판(30)과 제 2반도체 기판(40)을 300℃∼450℃ 온도에서 열처리하면 제 1반도체 기판(30)의 제 1본딩 패드(33)와 제 2반도체 기판(40)의 제 2본딩 패드(43)가 전기적으로 연결된다.
그러므로 본 발명의 복합 반도체 장치는 메모리 소자와 로직 소자를 서로 다른 반도체 기판에 각각 형성하고 각각의 기판에 형성된 얼라인 마크를 이용하여 반도체 기판의 얼라인을 맞춘 후에 본딩 패드를 접합하므로써 미스-얼라인없이 멀티 반도체 기판을 적층시킬 수 있다.
그리고 본 발명은 반도체 기판의 각 메모리 또는 로직 소자 공정시 최종 배선 공정으로 본딩 패드와 함께 얼라인 마크를 형성하기 때문에 얼라인 마크에 대응하는 별도의 반도체 기판별 얼라인 키 공정이 필요하지 않기 때문에 제조 공정이 단순화된다.
한편 본 발명에서는 제 1반도체 기판(30)과 제 2반도체 기판(40)의 각 본딩 패드(33, 43)의 접합 후에도 제 2반도체 기판(40)의 배면에 얼라인 마크를 추가하여 다수개의 반도체 기판을 멀티 구조로 얼라인 및 적층한 구조로 제조할 수도 있다.
도 3a 및 도 3b는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 얼라인 마크를 나타낸 평면도 및 수직 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 복합 반도체 장치는 제 1반도체 기판(30)과 제 2반도체 기판(30)의 본딩 패드 제조 공정시 기판의 최외각에 한쌍으로 제 1얼라인 마크(34) 및 제 2얼라인 마크(44)가 함께 제조된다. 제 1 및 제 2얼라인 마크(34, 44) 사이의 반도체 기판(30, 40)에는 각각의 반도체 소자, 예를 들어 메모리 소자 및 로직 소자가 형성된 영역(35, 45)을 나타낸다.
도 4a 및 도 4b는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 얼라인 방법을 설명하기 위한 평면도 및 수직 단면도이다.
우선 본 발명의 얼라인 방법을 설명하기에 앞서, 도 4a를 참조하면 본 발명의 제 1반도체 기판(30)의 제 1얼라인 마크(34)와 제 2반도체 기판(40)의 제 2얼라인 마크(44)에 대해 추가 설명한다.
제 1 및 제 2얼라인 마크(34, 44)는 별도의 추가 공정없이 본딩 패드의 제조 공정시 함께 형성되는데, 각 반도체 기판(30, 40)의 최외각 좌/우측에 대칭되게 1개씩 형성한다. 이들 제 1 및 제 2얼라인 마크(34, 44)는 각각 10㎛∼30㎛ 크기를 갖는다. 그리고 제 1 및 제 2얼라인 마크(34, 44)는 도면 부호 a와 같이 각각의 반도체 기판(30, 40)의 제 1 및 제 2본딩 패드(33, 43)와 1㎜ 이상 떨어진 곳에 위치하고, 도면 부호 b와 같이 각 반도체 기판(30, 40)의 좌/우측 에지로부터 10㎜∼20㎜ 안쪽에 위치하도록 함으로써 얼라인 공정시 본딩 패드에 의한 오동작을 방지하도록 한다.
이하 도 4a 및 도 4b를 참조하여 본 발명의 복합 반도체 장치의 멀티 반도체 기판의 얼라인 방법에 대해 설명한다.
우선, 얼라인 장치(50)에서 x-선 투사기(51)를 이용하여 제 1반도체 기판(30)에 존재하는 제 1얼라인 마크(34)를 향하여 4Å∼50Å 파장을 갖는 x-선을 투사하여 제 1얼라인 마크(34)로부터 반사된 x-선 반사광을 x-선 검출기(52)로 검출하여 제 1반도체 기판(30)을 얼라인한다. x-선 검출기(52)로 제 1얼라인 마크(34)의 반사광이 100% 도달되지 않을 경우 x-선 투사기(51)를 좌/우 혹은 상/하로 위치 조정한다. 즉 x-선 투사기(51)와 제 1얼라인 마크(34)가 정확하게 얼라인되지 않는 경우 x-선 투사기(51)에서 투사된 x-선 광원은 금속이 아닌 공기로 강하게 흡수되거나 반사율이 다른 제 1반도체 기판(30)의 제 1층간 절연막 등에 반사된다. 이런 경우 x-선 검출기(52)로 제 1얼라인 마크(34)의 반사광이 100% 도달되지 않기 때문에 x-선 투사기(51)를 위치 조정하여 100% 반사광이 도달되는 지점을 찾는다. 그래서 얼라인 장치(50)는 제 1얼라인 마크(34)의 좌표값을 구한다.
얼라인 장치(50)는 메모리(도면에 도시되지 않음)에 얼라인된 제 1반도체 기판(30)의 제 1얼라인 마크(34)의 좌표값을 저장한다.
얼라인 장치(50)에서는 메모리에 저장된 제 1얼라인 마크(34)의 좌표값을 기본값으로 해서 제 2반도체 기판(40)의 제 2얼라인 마크(44)를 얼라인한다. 즉, x-선 투사기(51)를 이용하여 제 2반도체 기판(40)에 존재하는 제 2얼라인 마크(44)를 향하여 4Å∼50Å 파장을 갖는 x-선을 투사하여 제 2얼라인 마크(44)로부터 반사된 x-선 반사광을 x-선 검출기(52)로 검출하여 제 2반도체 기판(40)을 얼라인한다. 역시 x-선 검출기(52)로 제 2얼라인 마크(44)의 반사광이 100% 도달되지 않을 경우 x-선 투사기(51)를 좌/우 혹은 상/하로 위치 조정하여 100% 반사광이 도달되는 지점을 찾아 제 2얼라인 마크(44)의 좌표값을 구한다.
얼라인 장치(50)에서는 얼라인된 제 2반도체 기판(40)의 제 2얼라인 마크(44)의 좌표값을 메모리에 저장한다.
얼라인 장치는 메모리에 저장된 제 1얼라인 마크(34)의 좌표값과 제 2얼라인 마크(44)의 좌표값을 비교하고 그 차이만큼 제 1반도체 기판(30) 또는 제 2반도체 기판(40)을 이동하여 얼라인시킨다. 예를 들어 도 4b에 도시된 바와 같이, 얼라인 장치(50)에서 제 1반도체 기판(30)이 고정 스테이지(54)에 안착되어 있고 제 2반도체 기판(40)이 위치 조정이 가능한 이동 스테이지(55)에 안착되어 있다면, 얼라인 장치(50)는 제 1얼라인 마크(34)와 제 2얼라인 마크(44)의 좌표 차이값만큼 제 2반도체 기판(40)의 배면에 진공으로 부착된 이동 스테이지(55)를 움직여서 제 1반도체 기판(30)과 제 2반도체 기판(40)을 얼라인시킨다.
그런 다음 제 1반도체 기판(30)의 제 1본딩 패드와 제 2반도체 기판(40)의 제 2본딩 패드를 열공정으로 접합시켜 제 1반도체 기판(30)과 제 2반도체 기판(40)을 적층시킴과 동시에 이들 반도체 기판의 반도체 소자를 서로 전기적으로 연결시킨다.
이상 설명한 바와 같이, 본 발명은 복합 반도체 장치를 구성하는 두 개 이상의 반도체 소자가 각각 형성된 별도의 반도체 기판의 상부면에 본딩 패드와 함께 얼라인 마크를 구비함으로써 이들 반도체 기판의 본딩 패드를 접합해서 적층할 경우 얼라인 마크를 이용하여 반도체 기판 사이를 얼라인시킬 수 있다.
따라서 본 발명은 멀티 반도체 기판을 적층해서 복합 반도체 장치를 구현할 경우 얼라인 마크를 이용하여 반도체 기판을 얼라인하기 때문에 미스 얼라인으로 인한 본딩 패드들의 전기적 연결 불량을 막아 제품의 수율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 나타낸 공정 순서도,
도 2a 내지 도 2c는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 적층 방법을 나타낸 공정 순서도,
도 3a 및 도 3b는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 얼라인 마크를 나타낸 평면도 및 수직 단면도,
도 4a 및 도 4b는 본 발명에 따른 복합 반도체 장치의 멀티 반도체 기판의 얼라인 방법을 설명하기 위한 평면도 및 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
30 : 제 1반도체 기판 31 : 제 1층간 절연막
32 : 제 1비아 33 : 제 1본딩 패드
34 : 제 1얼라인 마크 40 : 제 2반도체 기판
41 : 제 2층간 절연막 42 : 제 2비아
43 : 제 2본딩 패드 44 : 제 2얼라인 마크

Claims (11)

  1. 적어도 두 개 이상의 반도체 소자를 갖는 복합 반도체 장치에 있어서,
    제 1반도체 소자를 층간 절연하는 제 1층간 절연막과, 상기 제 1반도체 소자와 연결되도록 상기 제 1층간 절연막내에 형성된 제 1비아와, 상기 제 1층간 절연막 상부에 제 1비아와 연결되는 제 1본딩 패드와 기판의 최외각에 배치된 제 1얼라인 마크를 갖는 제 1반도체 기판;
    제 2반도체 소자를 층간 절연하는 제 2층간 절연막과, 상기 제 2반도체 소자와 연결되도록 상기 제 2층간 절연내에 형성된 제 2비아와, 상기 제 2층간 절연막 상부에 제 2비아와 연결되는 제 2본딩 패드와 기판의 최외각에 배치된 제 2얼라인 마크를 갖는 제 2반도체 기판을 구비하여
    상기 제 1반도체 기판의 제 1얼라인 마크와 제 2반도체 기판의 제 2얼라인 마크가 얼라인되어 상기 제 1반도체 기판의 제 1본딩 패드와 상기 제 2반도체 기판의 제 2본딩 패드가 접합된 구조를 갖는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  2. 제 1항에 있어서, 상기 제 1본딩 패드 및 제 2본딩 패드는 금속으로 형성되며 그 두께는 10000Å∼15000Å인 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  3. 제 1항에 있어서, 상기 제 1얼라인 마크 및 제 2얼라인 마크는 금속으로 이루어지며 그 두께는 10000Å∼15000Å인 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  4. 제 1항에 있어서, 상기 제 1반도체 소자는 메모리 소자이며 제 2반도체 소자는 로직 소자인 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  5. 제 1항에 있어서, 상기 제 1얼라인 마크 및 제 2얼라인 마크는 각각 반도체 기판의 최외각 좌/우측에 대칭되게 1개씩 형성되며 10㎛∼30㎛ 크기를 갖으며 각각의 반도체 기판의 좌/우측 에지로부터 10㎜∼20㎜ 안쪽에 위치한 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  6. 제 1항에 있어서, 상기 제 1얼라인 마크 및 제 2얼라인 마크는 각각 제 1본딩 패드 및 제 2본딩 패드와 1㎜ 이상 떨어진 곳에 위치한 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  7. 제 1항에 있어서, 상기 제 1반도체 기판과 제 2반도체 기판의 각 본딩 패드의 접합 후에도 제 2반도체 기판의 배면에 얼라인 마크를 추가하여 다수개의 반도체 기판이 얼라인 및 접합된 구조를 갖는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 구조.
  8. 적어도 두 개 이상의 반도체 소자를 갖는 복합 반도체 장치를 제조하는 방법에 있어서,
    제 1반도체 소자를 층간 절연하는 제 1층간 절연막과, 상기 제 1반도체 소자와 연결되도록 상기 제 1층간 절연막내에 형성된 제 1비아와, 상기 제 1층간 절연막 상부에 제 1비아와 연결되는 제 1본딩 패드와 기판의 최외각에 배치된 제 1얼라인 마크를 갖는 제 1반도체 기판을 형성하는 단계;
    제 2반도체 소자를 층간 절연하는 제 2층간 절연막과, 상기 제 2반도체 소자와 연결되도록 상기 제 2층간 절연내에 형성된 제 2비아와, 상기 제 2층간 절연막 상부에 제 2비아와 연결되는 제 2본딩 패드와 기판의 최외각에 배치된 제 2얼라인 마크를 갖는 제 2반도체 기판을 형성하는 단계;
    상기 제 1반도체 기판의 제 1얼라인 마크와 제 2반도체 기판의 제 2얼라인 마크를 얼라인하는 단계; 및
    상기 얼라인된 제 1반도체 기판의 제 1본딩 패드와 상기 제 2반도체 기판의 제 2본딩 패드를 서로 접합하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 방법.
  9. 제 8항에 있어서, 상기 얼라인 단계는
    상기 얼라인 장치에서 x-선 투사기를 이용하여 상기 제 1반도체 기판에 존재하는 제 1얼라인 마크를 향하여 x-선을 투사하여 상기 제 1얼라인 마크로부터 반사된 x-선 반사광을 x-선 검출기로 검출하여 제 1반도체 기판을 얼라인시키는 단계;
    상기 얼라인된 제 1반도체 기판의 얼라인 마크의 좌표값을 상기 얼라인 장치의 메모리에 저장하는 단계;
    상기 얼라인 장치에서 상기 x-선 투사기를 이용하여 상기 제 2반도체 기판에 존재하는 제 2얼라인 마크를 향하여 x-선을 투사하여 상기 제 2얼라인 마크로부터 반사된 x-선 반사광을 x-선 검출기로 검출하여 제 2반도체 기판을 얼라인시키는 단계;
    상기 얼라인된 제 2반도체 기판의 얼라인 마크의 좌표값을 상기 얼라인 장치의 메모리에 저장하는 단계; 및
    상기 얼라인 장치에서 제 1반도체 기판의 얼라인 마크 좌표값과 제 2반도체 기판의 얼라인 마크 기판의 좌표값을 비교하고 그 차이만큼 제 1반도체 기판 또는 제 2반도체 기판을 이동하여 얼라인시키는 단계를 더 포함하는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 방법.
  10. 제 9항에 있어서, 상기 제 1반도체 기판 및 제 2반도체 기판의 각 얼라인 마크로 향하는 x-선은 4Å∼50Å 파장을 갖는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 방법.
  11. 제 9항에 있어서, 상기 x-선 검출기로 상기 제 1얼라인 마크 또는 제 2얼라인 마크의 반사광이 100% 도달되지 않을 경우 상기 x-선 투사기를 좌/우 혹은 상/하로 위치 조정하여 100% 반사광이 도달되는 지점을 찾아 상기 제 1얼라인 마크 또는 제 2얼라인 마크의 좌표값을 구하는 것을 특징으로 하는 복합 반도체 장치의 멀티 반도체 기판의 적층 방법.
KR10-2002-0047783A 2002-08-13 2002-08-13 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법 KR100475716B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0047783A KR100475716B1 (ko) 2002-08-13 2002-08-13 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법
US10/331,023 US6774477B2 (en) 2002-08-13 2002-12-27 Structure and method of stacking multiple semiconductor substrates of a composite semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0047783A KR100475716B1 (ko) 2002-08-13 2002-08-13 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법

Publications (2)

Publication Number Publication Date
KR20040015512A KR20040015512A (ko) 2004-02-19
KR100475716B1 true KR100475716B1 (ko) 2005-03-10

Family

ID=31713116

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0047783A KR100475716B1 (ko) 2002-08-13 2002-08-13 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법

Country Status (2)

Country Link
US (1) US6774477B2 (ko)
KR (1) KR100475716B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962229B1 (ko) 2008-03-03 2010-06-11 오춘식 반도체 장치 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567911B1 (ko) * 2004-11-23 2006-04-05 매그나칩 반도체 유한회사 웨이퍼 얼라인 방법
TWI261733B (en) * 2004-12-28 2006-09-11 Ind Tech Res Inst Alignment method of using alignment marks on wafer edge
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US7525140B2 (en) * 2005-12-14 2009-04-28 Intel Corporation Integrated thin film capacitors with adhesion holes for the improvement of adhesion strength
TWI293499B (en) * 2006-01-25 2008-02-11 Advanced Semiconductor Eng Three dimensional package and method of making the same
TWI287273B (en) * 2006-01-25 2007-09-21 Advanced Semiconductor Eng Three dimensional package and method of making the same
JP5035249B2 (ja) * 2007-03-14 2012-09-26 パナソニック株式会社 回路基板の製造方法
KR100902084B1 (ko) * 2007-06-15 2009-06-10 (주)태진기술 전압 레귤레이터 및 그 제조 방법
US7875529B2 (en) 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US8315486B2 (en) * 2009-02-09 2012-11-20 Shell Oil Company Distributed acoustic sensing with fiber Bragg gratings
CN109545764A (zh) * 2018-11-14 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
US20210366852A1 (en) * 2020-05-25 2021-11-25 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11862599B2 (en) 2021-03-26 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding to alignment marks with dummy alignment marks

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5393696A (en) * 1990-12-03 1995-02-28 Grumman Aerosace Corp. Method for forming multilayer indium bump contacts
US6168678B1 (en) * 1992-06-17 2001-01-02 Mannesmann Kienzle Gmbh Method and device for stacking substrates which are to be joined by bonding
US6278193B1 (en) * 1998-12-07 2001-08-21 International Business Machines Corporation Optical sensing method to place flip chips
WO2002031868A1 (fr) * 2000-10-10 2002-04-18 Toray Engineering Co., Ltd. Procede d'alignement de plaquettes empilees

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
KR0179921B1 (ko) * 1996-05-17 1999-03-20 문정환 적측형 반도체 패키지
US5952132A (en) * 1997-09-12 1999-09-14 Taiwan Semiconductor Mfg. Co. Method for forming a stepper focus pattern through determination of overlay error
TW436878B (en) * 1998-09-08 2001-05-28 Mosel Vitelic Inc Method for checking accuracy of a measuring instrument for overlay machine
US6285203B1 (en) * 1999-06-14 2001-09-04 Micron Technology, Inc. Test system having alignment member for aligning semiconductor components
JP3750444B2 (ja) * 1999-10-22 2006-03-01 セイコーエプソン株式会社 半導体装置の製造方法
US6218200B1 (en) * 2000-07-14 2001-04-17 Motorola, Inc. Multi-layer registration control for photolithography processes
WO2002082540A1 (fr) * 2001-03-30 2002-10-17 Fujitsu Limited Dispositif a semi-conducteurs, son procede de fabrication et substrat semi-conducteur connexe
JP3999945B2 (ja) * 2001-05-18 2007-10-31 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5393696A (en) * 1990-12-03 1995-02-28 Grumman Aerosace Corp. Method for forming multilayer indium bump contacts
US6168678B1 (en) * 1992-06-17 2001-01-02 Mannesmann Kienzle Gmbh Method and device for stacking substrates which are to be joined by bonding
US6278193B1 (en) * 1998-12-07 2001-08-21 International Business Machines Corporation Optical sensing method to place flip chips
WO2002031868A1 (fr) * 2000-10-10 2002-04-18 Toray Engineering Co., Ltd. Procede d'alignement de plaquettes empilees
KR20030036901A (ko) * 2000-10-10 2003-05-09 토레이 엔지니어링 컴퍼니, 리미티드 적층 웨이퍼의 얼라인먼트 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100962229B1 (ko) 2008-03-03 2010-06-11 오춘식 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20040015512A (ko) 2004-02-19
US20040032017A1 (en) 2004-02-19
US6774477B2 (en) 2004-08-10

Similar Documents

Publication Publication Date Title
KR100475716B1 (ko) 복합 반도체 장치의 멀티 반도체 기판의 적층 구조 및 그방법
US7105381B2 (en) Wafer alignment method
US9679867B2 (en) Semiconductor device having a low-adhesive bond substrate pair
US11114414B2 (en) Wafer structure with capacitive chip interconnection, method for manufacturing the same, and chip structure with capacitive chip interconnection
US20050285226A1 (en) Parallel capacitor of semiconductor device
JP2001127240A (ja) 半導体装置の製造方法
JP4383274B2 (ja) 半導体装置および半導体ウエハの製造方法
JP2000012431A (ja) 半導体装置およびその製造方法
KR100420379B1 (ko) 반도체 장치와 그 제조 방법
US11393781B2 (en) Semiconductor device and manufacturing method thereof
KR100384834B1 (ko) 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법
US20090152726A1 (en) Metal line of semiconductor device and method for fabricating the same
KR101060699B1 (ko) 웨이퍼 정렬 장치 및 그 방법
JP2022095359A (ja) 半導体装置およびその製造方法
WO2020188719A1 (ja) 半導体装置およびその製造方法
JPH0845935A (ja) 多層配線の形成方法
KR100475715B1 (ko) Mml반도체소자 제조방법
KR100668960B1 (ko) 반도체 소자의 금속 배선 및 그의 형성 방법
JPH06120419A (ja) 積層型半導体集積回路
KR100587610B1 (ko) 반도체소자의 다중 레벨의 3차원 집적화 방법
KR101133499B1 (ko) 반도체 장치 및 그 제조방법
JP2007048849A (ja) 半導体装置
KR100583948B1 (ko) 반도체 장치 및 그 제조방법
CN110858597A (zh) 硅通孔结构的形成方法、cis晶圆的形成方法及cis晶圆
JP2001308099A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170117

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180116

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190125

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 16