JP3486872B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 229920005989 resin Polymers 0.000 claims description 133
- 239000011347 resin Substances 0.000 claims description 133
- 229910000679 solder Inorganic materials 0.000 claims description 60
- 230000004907 flux Effects 0.000 claims description 25
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 7
- 238000005304 joining Methods 0.000 description 5
- 229920001187 thermosetting polymer Polymers 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 230000003014 reinforcing effect Effects 0.000 description 4
- 239000004840 adhesive resin Substances 0.000 description 2
- 229920006223 adhesive resin Polymers 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/45012—Cross-sectional shape
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- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
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- H01L2224/73265—Layer and wire connectors
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- H01L2924/12041—LED
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- H01L2924/12042—LASER
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- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、BGA(Ball Grid Array)及びCSP(Chip S
ize Package)等のパッケージ構造を有する半導体装置に
関する。
し、特に、BGA(Ball Grid Array)及びCSP(Chip S
ize Package)等のパッケージ構造を有する半導体装置に
関する。
【0002】
【従来の技術】図7は従来のパッケージ構造を有する半
導体装置を示す断面図である(特開平11−24316
0号公報:以下、従来例1)。TAB(Tape Automated
Bonding)テープ1上に半導体チップ2が2層の接着性樹
脂層3,4により接着固定されており、TABテープ1
上に設けられたパッド6は、TABテープ1に形成され
た孔を介して、TABテープ1の下面に突出するはんだ
ボール6に接続されている。また、半導体チップ2の電
極は、ワイヤ8により、TABテープ上のボンディング
パッド7に接続されている。なお、パッド6及びボンデ
ィングパッド7はTABテープ1上の配線パターン(図
示せず)により相互に接続されている。また、半導体チ
ップ2は封止樹脂9により封止されている。なお、符号
10は蒸気抜き用の孔である。
導体装置を示す断面図である(特開平11−24316
0号公報:以下、従来例1)。TAB(Tape Automated
Bonding)テープ1上に半導体チップ2が2層の接着性樹
脂層3,4により接着固定されており、TABテープ1
上に設けられたパッド6は、TABテープ1に形成され
た孔を介して、TABテープ1の下面に突出するはんだ
ボール6に接続されている。また、半導体チップ2の電
極は、ワイヤ8により、TABテープ上のボンディング
パッド7に接続されている。なお、パッド6及びボンデ
ィングパッド7はTABテープ1上の配線パターン(図
示せず)により相互に接続されている。また、半導体チ
ップ2は封止樹脂9により封止されている。なお、符号
10は蒸気抜き用の孔である。
【0003】また、図8は従来の他のバンプ構造を有す
る半導体装置を示す斜視図である(特開平10−303
244号公報:以下、従来例2)。半導体チップ11上
にパッド12が形成されており、このパッド12上に所
定角度でチップ1の上方に突出するようにして複数のバ
ンプ13が立設されている。各バンプ13はパッド12
に接触する接続部14と、接続部14から延びたワイヤ
部15と、ワイヤ部15の上端に丸く形成された端子部
16とを有する。各バンプ13は熱硬化性樹脂17によ
り被覆され、後に、バンプ13の上端部(端子部16)
のみが露出するように研磨加工される。この図8に示す
従来技術は以下のようにして製造される。先ず、ワイヤ
ーボンダーによりパッド12にワイヤを接続し、パッド
12との接触部に若干丸い接続部14を形成し、ワイヤ
部15の上端に丸い端子部16を形成する。その後、各
バンプ13間を埋めるようにして、熱硬化性樹脂17を
流し込み、チップ11を封止する。そして、熱硬化性樹
脂を研磨して、バンプ12の端子部16を露出させる。
これにより、チップとの接続部から外部回路と接続する
端子までは長いバンプを形成することができる。
る半導体装置を示す斜視図である(特開平10−303
244号公報:以下、従来例2)。半導体チップ11上
にパッド12が形成されており、このパッド12上に所
定角度でチップ1の上方に突出するようにして複数のバ
ンプ13が立設されている。各バンプ13はパッド12
に接触する接続部14と、接続部14から延びたワイヤ
部15と、ワイヤ部15の上端に丸く形成された端子部
16とを有する。各バンプ13は熱硬化性樹脂17によ
り被覆され、後に、バンプ13の上端部(端子部16)
のみが露出するように研磨加工される。この図8に示す
従来技術は以下のようにして製造される。先ず、ワイヤ
ーボンダーによりパッド12にワイヤを接続し、パッド
12との接触部に若干丸い接続部14を形成し、ワイヤ
部15の上端に丸い端子部16を形成する。その後、各
バンプ13間を埋めるようにして、熱硬化性樹脂17を
流し込み、チップ11を封止する。そして、熱硬化性樹
脂を研磨して、バンプ12の端子部16を露出させる。
これにより、チップとの接続部から外部回路と接続する
端子までは長いバンプを形成することができる。
【0004】
【発明が解決しようとする課題】しかしながら、上述の
従来例1のパッケージ構造を有する半導体装置は、基板
1としてのTABテープ及び接着剤(接着性樹脂層3,
4)が必要であり、また半導体チップ2から外部電極と
してのはんだボール6まで電気的に導出するために、ボ
ンディングワイヤ8,パッド7,TABテープ上の配線
パターン(図示せず)及びパッド5が必要である。この
ため、製造コストが高いという難点がある。
従来例1のパッケージ構造を有する半導体装置は、基板
1としてのTABテープ及び接着剤(接着性樹脂層3,
4)が必要であり、また半導体チップ2から外部電極と
してのはんだボール6まで電気的に導出するために、ボ
ンディングワイヤ8,パッド7,TABテープ上の配線
パターン(図示せず)及びパッド5が必要である。この
ため、製造コストが高いという難点がある。
【0005】更に、従来例1の半導体装置では、半導体
チップ2と同程度の大きさのBGAパッケージにするこ
とができず、小型化が困難であるという問題点がある。
チップ2と同程度の大きさのBGAパッケージにするこ
とができず、小型化が困難であるという問題点がある。
【0006】一方、従来例2の半導体装置では、基板等
は不要であるが、バンプ13間を熱硬化性樹脂17で埋
め込んだ後、バンプ13の上端の球状の端子部16を露
出させるために、熱硬化性樹脂17を研磨する必要があ
り、工程が煩雑で製造コストが高いという難点がある。
は不要であるが、バンプ13間を熱硬化性樹脂17で埋
め込んだ後、バンプ13の上端の球状の端子部16を露
出させるために、熱硬化性樹脂17を研磨する必要があ
り、工程が煩雑で製造コストが高いという難点がある。
【0007】本発明はかかる問題点に鑑みてなされたも
のであって、製造コストが低く、小型化が容易である半
導体装置及びその製造方法を提供することを目的とす
る。
のであって、製造コストが低く、小型化が容易である半
導体装置及びその製造方法を提供することを目的とす
る。
【0008】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体チップと、この半導体チップの表面に設けら
れた複数個のパッドと、各パッドに接続され前記半導体
チップに対して立設された導体ワイヤと、前記半導体チ
ップの表面を被覆すると共に前記ワイヤの周囲を被覆す
る樹脂層と、前記樹脂層の前記ワイヤを被覆する部分と
前記ワイヤとで構成される樹脂被覆ワイヤの上端に前記
ワイヤと接触して搭載されたはんだボールと、前記樹脂
被覆ワイヤの上端部と前記はんだボールとの間に介在し
て前記はんだボールの接合力を補強する樹脂とを有し、
前記ワイヤは300乃至1000μmの長さを有するこ
とを特徴とする。
は、半導体チップと、この半導体チップの表面に設けら
れた複数個のパッドと、各パッドに接続され前記半導体
チップに対して立設された導体ワイヤと、前記半導体チ
ップの表面を被覆すると共に前記ワイヤの周囲を被覆す
る樹脂層と、前記樹脂層の前記ワイヤを被覆する部分と
前記ワイヤとで構成される樹脂被覆ワイヤの上端に前記
ワイヤと接触して搭載されたはんだボールと、前記樹脂
被覆ワイヤの上端部と前記はんだボールとの間に介在し
て前記はんだボールの接合力を補強する樹脂とを有し、
前記ワイヤは300乃至1000μmの長さを有するこ
とを特徴とする。
【0009】 また、本発明に係る他の半導体装置は、
半導体チップと、この半導体チップの表面に設けられた
複数個のパッドと、各パッドに接続され前記半導体チッ
プに対して立設された導体ワイヤと、前記半導体チップ
の表面を被覆すると共に前記ワイヤの周囲を被覆する樹
脂層と、前記樹脂層の前記ワイヤを被覆する部分と前記
ワイヤとで構成される樹脂被覆ワイヤの上端に前記ワイ
ヤと接触して搭載されたはんだボールと、前記樹脂被覆
ワイヤの上端部と前記はんだボールとの間に介在して前
記はんだボールの接合力を補強する樹脂とを有し、前記
樹脂被覆ワイヤは、その上端部の樹脂層が所定の深さで
除去されて段差が形成されており、前記樹脂は、前記段
差上に存在することを特徴とする。
半導体チップと、この半導体チップの表面に設けられた
複数個のパッドと、各パッドに接続され前記半導体チッ
プに対して立設された導体ワイヤと、前記半導体チップ
の表面を被覆すると共に前記ワイヤの周囲を被覆する樹
脂層と、前記樹脂層の前記ワイヤを被覆する部分と前記
ワイヤとで構成される樹脂被覆ワイヤの上端に前記ワイ
ヤと接触して搭載されたはんだボールと、前記樹脂被覆
ワイヤの上端部と前記はんだボールとの間に介在して前
記はんだボールの接合力を補強する樹脂とを有し、前記
樹脂被覆ワイヤは、その上端部の樹脂層が所定の深さで
除去されて段差が形成されており、前記樹脂は、前記段
差上に存在することを特徴とする。
【0010】
【0011】 本発明に係る半導体装置の製造方法は、
半導体チップの表面に設けられたパッドに導体ワイヤを
ワイヤボンディングにより接続する工程と、前記半導体
チップの表面上に前記ワイヤを埋め込むようにして樹脂
層を塗布する工程と、前記樹脂層の上部を除去して前記
ワイヤの上端を露出させると共に前記ワイヤの上端部の
周囲に上部被覆樹脂層を残存させて前記樹脂層を更に彫
り込む工程と、全面に樹脂入りフラックスを設ける工程
と、前記樹脂入りフラックスを利用して前記ワイヤの上
端上にはんだボールを搭載する工程と、前記上部被覆樹
脂層よりも厚くなるように下部被覆樹脂層を残存させて
前記樹脂層を更に彫り込み前記上部被覆樹脂層と前記下
部被覆樹脂層との境界で段差を形成する工程とを有し、
前記はんだボール搭載時の前記樹脂入りフラックスのリ
フローによりフラックス成分が消失し、前記段差上に残
存した樹脂が、前記はんだボールと前記ワイヤ及び上部
被覆樹脂層との間の隙間を埋めて前記はんだボールの接
合力を補強することを特徴とする。
半導体チップの表面に設けられたパッドに導体ワイヤを
ワイヤボンディングにより接続する工程と、前記半導体
チップの表面上に前記ワイヤを埋め込むようにして樹脂
層を塗布する工程と、前記樹脂層の上部を除去して前記
ワイヤの上端を露出させると共に前記ワイヤの上端部の
周囲に上部被覆樹脂層を残存させて前記樹脂層を更に彫
り込む工程と、全面に樹脂入りフラックスを設ける工程
と、前記樹脂入りフラックスを利用して前記ワイヤの上
端上にはんだボールを搭載する工程と、前記上部被覆樹
脂層よりも厚くなるように下部被覆樹脂層を残存させて
前記樹脂層を更に彫り込み前記上部被覆樹脂層と前記下
部被覆樹脂層との境界で段差を形成する工程とを有し、
前記はんだボール搭載時の前記樹脂入りフラックスのリ
フローによりフラックス成分が消失し、前記段差上に残
存した樹脂が、前記はんだボールと前記ワイヤ及び上部
被覆樹脂層との間の隙間を埋めて前記はんだボールの接
合力を補強することを特徴とする。
【0012】本発明においては、基板等が不要であり、
半導体チップから直接導出されたワイヤを介して実装基
板に実装される。従って、製造コストが低いと共に、チ
ップと同程度のサイズのBGAを製造することができ
る。更に、本発明においては、樹脂被覆ワイヤが緩やか
に変形して実装基板と半導体チップとの間の熱膨張差に
起因する応力を解消し、実装後にはんだボールが実装基
板から剥がれることを防止できる。
半導体チップから直接導出されたワイヤを介して実装基
板に実装される。従って、製造コストが低いと共に、チ
ップと同程度のサイズのBGAを製造することができ
る。更に、本発明においては、樹脂被覆ワイヤが緩やか
に変形して実装基板と半導体チップとの間の熱膨張差に
起因する応力を解消し、実装後にはんだボールが実装基
板から剥がれることを防止できる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付の図面を参照して詳細に説明する。図1は本発明
の第1の実施の形態に係る半導体装置を示す断面図であ
る。半導体チップ21の表面に複数のパッド22が形成
されており、このパッド22に接続する金線等のワイヤ
23がチップ表面に対して垂直になるように立設されて
いる。半導体チップ21の表面は薄い樹脂層24aによ
り被覆されていると共に、ワイヤ23の周囲も薄い樹脂
層24bにより被覆されている。そして、ワイヤ23は
これを被覆する樹脂層24bと共に、ワイヤ23を中心
とする同軸体を構成し、この同軸体の上端面は平坦にな
るように研削又は切断されていて、この同軸体の上端面
でワイヤ23が露出している。この同軸体の上端面に
は、ワイヤ23の上端に接触するようにしてはんだボー
ル26が固定されており、はんだボール26と前記同軸
体との間の隙間は、樹脂25により埋められて、はんだ
ボール26のワイヤ23に対する接合力が樹脂25によ
り補強されている。樹脂25は樹脂入りフラックスに含
有されていたものであり、この樹脂入りフラックスを塗
布してはんだボール26をワイヤ23に接合したとき
に、フラックス成分がリフローにより消失し、樹脂のみ
がはんだボール26の周囲に残存して形成されたもので
ある。
て添付の図面を参照して詳細に説明する。図1は本発明
の第1の実施の形態に係る半導体装置を示す断面図であ
る。半導体チップ21の表面に複数のパッド22が形成
されており、このパッド22に接続する金線等のワイヤ
23がチップ表面に対して垂直になるように立設されて
いる。半導体チップ21の表面は薄い樹脂層24aによ
り被覆されていると共に、ワイヤ23の周囲も薄い樹脂
層24bにより被覆されている。そして、ワイヤ23は
これを被覆する樹脂層24bと共に、ワイヤ23を中心
とする同軸体を構成し、この同軸体の上端面は平坦にな
るように研削又は切断されていて、この同軸体の上端面
でワイヤ23が露出している。この同軸体の上端面に
は、ワイヤ23の上端に接触するようにしてはんだボー
ル26が固定されており、はんだボール26と前記同軸
体との間の隙間は、樹脂25により埋められて、はんだ
ボール26のワイヤ23に対する接合力が樹脂25によ
り補強されている。樹脂25は樹脂入りフラックスに含
有されていたものであり、この樹脂入りフラックスを塗
布してはんだボール26をワイヤ23に接合したとき
に、フラックス成分がリフローにより消失し、樹脂のみ
がはんだボール26の周囲に残存して形成されたもので
ある。
【0014】このように構成されたBGA型の半導体装
置においては、製造コストが低いと共に、はんだボール
26は樹脂25により補強されているので、はんだボー
ル26の接合力が強い。また、この半導体装置は、はん
だボール26を介して実装基板(図示せず)に実装され
るが、本実施の形態においては、図7及び図8に示す従
来の半導体装置と異なり、はんだボール26を支持する
同軸体(ワイヤ23及び樹脂層24b)間に隙間がある
ので、半導体チップ21と実装基板との熱膨張差に起因
して発生する応力を、ワイヤ23と樹脂層24bとから
なる同軸体が緩やかに変形して回避する。このため、実
装後に、はんだボール26が実装基板から剥がれること
がない。
置においては、製造コストが低いと共に、はんだボール
26は樹脂25により補強されているので、はんだボー
ル26の接合力が強い。また、この半導体装置は、はん
だボール26を介して実装基板(図示せず)に実装され
るが、本実施の形態においては、図7及び図8に示す従
来の半導体装置と異なり、はんだボール26を支持する
同軸体(ワイヤ23及び樹脂層24b)間に隙間がある
ので、半導体チップ21と実装基板との熱膨張差に起因
して発生する応力を、ワイヤ23と樹脂層24bとから
なる同軸体が緩やかに変形して回避する。このため、実
装後に、はんだボール26が実装基板から剥がれること
がない。
【0015】次に、上述の半導体装置の製造方法につい
て説明する。図2(a)、(b)及び図3(a)、
(b)は図1に示す半導体装置の製造方法を工程順に示
す断面図である。図2(a)に示すように、半導体チッ
プ21の表面に設けられたパッド22に例えば直径が3
0μm程度の金線等のワイヤ23をワイヤボンディング
により接続し、このワイヤ23を半導体チップ21の表
面に垂直に立ち上げ、300乃至1000μmの長さで
切断する。
て説明する。図2(a)、(b)及び図3(a)、
(b)は図1に示す半導体装置の製造方法を工程順に示
す断面図である。図2(a)に示すように、半導体チッ
プ21の表面に設けられたパッド22に例えば直径が3
0μm程度の金線等のワイヤ23をワイヤボンディング
により接続し、このワイヤ23を半導体チップ21の表
面に垂直に立ち上げ、300乃至1000μmの長さで
切断する。
【0016】次に、図2(b)に示すように、半導体チ
ップ21の表面とワイヤ23とを被覆するようにして、
薄い樹脂層24を塗布する。この樹脂層24は半導体チ
ップ21の表面を薄く覆う部分の樹脂層24aと、ワイ
ヤ23を薄く覆う部分の樹脂層24bとからなる。これ
により、ワイヤ23を中心としてその周囲を樹脂層24
bが被覆する同軸体が得られる。
ップ21の表面とワイヤ23とを被覆するようにして、
薄い樹脂層24を塗布する。この樹脂層24は半導体チ
ップ21の表面を薄く覆う部分の樹脂層24aと、ワイ
ヤ23を薄く覆う部分の樹脂層24bとからなる。これ
により、ワイヤ23を中心としてその周囲を樹脂層24
bが被覆する同軸体が得られる。
【0017】次に、図3(a)に示すように、この同軸
体の上端において、樹脂層24bを研削又はエッチング
により除去して、ワイヤ23を露出させる。その後、ワ
イヤの上端の表面の汚れ及び屑を除去し、樹脂入りフラ
ックス25aを前記同軸体の上端面上に塗布する。な
お、樹脂層24bをワイヤ23と共に切断することによ
り、ワイヤ23の上端を露出させてもよい。この場合
は、ワイヤ23の上端面は切断されているため、清浄で
あり、ワイヤの上端表面の汚れ及び屑を除去する必要は
ない。
体の上端において、樹脂層24bを研削又はエッチング
により除去して、ワイヤ23を露出させる。その後、ワ
イヤの上端の表面の汚れ及び屑を除去し、樹脂入りフラ
ックス25aを前記同軸体の上端面上に塗布する。な
お、樹脂層24bをワイヤ23と共に切断することによ
り、ワイヤ23の上端を露出させてもよい。この場合
は、ワイヤ23の上端面は切断されているため、清浄で
あり、ワイヤの上端表面の汚れ及び屑を除去する必要は
ない。
【0018】次に、図3(b)に示すように、はんだボ
ール26を樹脂入りフラックス25aを利用して前記同
軸体のワイヤ23に接合し、リフローすることにより、
はんだボール26を前記同軸体上に搭載する。このリフ
ローにより、樹脂入りフラックス25a中のフラックス
成分が消失し、樹脂25のみが残存し、はんだボール2
6と同軸体の上端部との間の隙間を樹脂25が埋める。
ール26を樹脂入りフラックス25aを利用して前記同
軸体のワイヤ23に接合し、リフローすることにより、
はんだボール26を前記同軸体上に搭載する。このリフ
ローにより、樹脂入りフラックス25a中のフラックス
成分が消失し、樹脂25のみが残存し、はんだボール2
6と同軸体の上端部との間の隙間を樹脂25が埋める。
【0019】上述の製造方法によれば、ワイヤボンディ
ングで半導体チップ21の表面に垂直にワイヤボンディ
ングし、樹脂層24bでワイヤ23を覆うことにより各
ワイヤ間を絶縁分離し、その後、樹脂入りフラックス2
5aを利用してはんだボール26を接合することによ
り、BGA型の半導体装置を製造するため、製造コスト
が低いという利点がある。また、樹脂入りフラックス2
5aを利用してはんだボール26を接合することによ
り、フラックスが消失した後、樹脂25がはんだボール
26とワイヤ23及び樹脂層24(同軸体)との間に残
存して、はんだボールの接合力を補強する。この補強樹
脂25は、はんだボール26と樹脂層24に密着して、
補強するために、はんだボール26の接合が強くなる。
ングで半導体チップ21の表面に垂直にワイヤボンディ
ングし、樹脂層24bでワイヤ23を覆うことにより各
ワイヤ間を絶縁分離し、その後、樹脂入りフラックス2
5aを利用してはんだボール26を接合することによ
り、BGA型の半導体装置を製造するため、製造コスト
が低いという利点がある。また、樹脂入りフラックス2
5aを利用してはんだボール26を接合することによ
り、フラックスが消失した後、樹脂25がはんだボール
26とワイヤ23及び樹脂層24(同軸体)との間に残
存して、はんだボールの接合力を補強する。この補強樹
脂25は、はんだボール26と樹脂層24に密着して、
補強するために、はんだボール26の接合が強くなる。
【0020】次に、本発明の第2の実施の形態について
説明する。図4は本発明の第2の実施例に係る半導体装
置を示す断面図である。図4において、図1乃至図3と
同一構成物には同一符号を付してその詳細な説明は省略
する。本実施例においては、ワイヤ23を薄く被覆する
樹脂層24bの上端部において、この樹脂層の外面が一
定の深さで削られていて段差30が形成されている。そ
して、この段差に樹脂入りフラックス中の樹脂25が残
存して、ワイヤ23の上端に接続されたはんだボール2
6を樹脂25により補強するようになっている。
説明する。図4は本発明の第2の実施例に係る半導体装
置を示す断面図である。図4において、図1乃至図3と
同一構成物には同一符号を付してその詳細な説明は省略
する。本実施例においては、ワイヤ23を薄く被覆する
樹脂層24bの上端部において、この樹脂層の外面が一
定の深さで削られていて段差30が形成されている。そ
して、この段差に樹脂入りフラックス中の樹脂25が残
存して、ワイヤ23の上端に接続されたはんだボール2
6を樹脂25により補強するようになっている。
【0021】本実施例においては、はんだボール26の
補強用樹脂25が、図1に示すようなはんだボール26
がワイヤ23及び樹脂層24bとの隙間ではなく、段差
30に設けられているので、多量の樹脂25がはんだボ
ール26を支持することになり、はんだボール26の接
合強度が極めて高いという利点がある。
補強用樹脂25が、図1に示すようなはんだボール26
がワイヤ23及び樹脂層24bとの隙間ではなく、段差
30に設けられているので、多量の樹脂25がはんだボ
ール26を支持することになり、はんだボール26の接
合強度が極めて高いという利点がある。
【0022】次に、上述のBGA型半導体装置の製造方
法について説明する。図5(a)及び(b)並びに図6
(a)及び(b)は本発明の第2の実施の形態に係る半
導体装置の製造方法を工程順に示す断面図である。図5
(a)に示すように、半導体チップ21の表面に設けら
れた複数個のパッド22に対し、金線等のワイヤ23を
ワイヤボンディングにより接続し、ワイヤ23を半導体
チップ21の表面に垂直になるように立設する。その
後、半導体チップ21の表面上に、樹脂を厚く塗布し、
ワイヤ23の相互間をワイヤ23の上端が隠れるまで樹
脂層31で埋め込む。
法について説明する。図5(a)及び(b)並びに図6
(a)及び(b)は本発明の第2の実施の形態に係る半
導体装置の製造方法を工程順に示す断面図である。図5
(a)に示すように、半導体チップ21の表面に設けら
れた複数個のパッド22に対し、金線等のワイヤ23を
ワイヤボンディングにより接続し、ワイヤ23を半導体
チップ21の表面に垂直になるように立設する。その
後、半導体チップ21の表面上に、樹脂を厚く塗布し、
ワイヤ23の相互間をワイヤ23の上端が隠れるまで樹
脂層31で埋め込む。
【0023】次いで、図5(b)に示すように、樹脂層
31の上面をダイサ又はレーザにより切除し、樹脂層3
1の厚さの3分の1程度を除去する。これにより、金線
等のワイヤ23の上端が露出する。また、ワイヤ23の
上端部の周囲に薄く樹脂層31が残存するようにして、
ワイヤ23間の部分で樹脂層31を若干彫り込む。これ
により、図5(b)に示すように、ワイヤ23の上端部
の周囲にて、樹脂層31にワイヤ23を中心とする円柱
状の段差30を形成する。
31の上面をダイサ又はレーザにより切除し、樹脂層3
1の厚さの3分の1程度を除去する。これにより、金線
等のワイヤ23の上端が露出する。また、ワイヤ23の
上端部の周囲に薄く樹脂層31が残存するようにして、
ワイヤ23間の部分で樹脂層31を若干彫り込む。これ
により、図5(b)に示すように、ワイヤ23の上端部
の周囲にて、樹脂層31にワイヤ23を中心とする円柱
状の段差30を形成する。
【0024】次に、図6(a)も示すように、全面に樹
脂入りフラックス32を塗布し、この樹脂入りフラック
ス32を利用してはんだボール26を搭載し、はんだボ
ール26とワイヤ23とを接合する。この場合に、樹脂
入りフラックス32は広範囲な領域に存在し、従って、
樹脂入りフラックス32がリフローした後に残存する樹
脂25もはんだボール26の周囲に比較的大量に存在す
る。このため、本実施例においては、樹脂25がはんだ
ボール26を強固に保持することができる。
脂入りフラックス32を塗布し、この樹脂入りフラック
ス32を利用してはんだボール26を搭載し、はんだボ
ール26とワイヤ23とを接合する。この場合に、樹脂
入りフラックス32は広範囲な領域に存在し、従って、
樹脂入りフラックス32がリフローした後に残存する樹
脂25もはんだボール26の周囲に比較的大量に存在す
る。このため、本実施例においては、樹脂25がはんだ
ボール26を強固に保持することができる。
【0025】次いで、図6(b)に示すように、樹脂層
31の各ワイヤ23間の部分を、樹脂25と共に、ダイ
サ又はレーザにより追加して除去することにより、ワイ
ヤ23間に間隙34を形成する。これにより、半導体チ
ップ21の表面に樹脂層31が薄く残存し、各ワイヤ2
3の周囲に樹脂層31が薄く残存してワイヤ23を同心
的に取り囲む樹脂層を形成し、これにより、ワイヤ23
と樹脂層31とからなる同軸体が構成される。また、こ
の同軸体の上端部においては、樹脂層31に形成された
段差30上に樹脂入りフラックス32のフラックス成分
が消失した後の樹脂25が残存し、この樹脂25により
はんだボール26が補強される。この樹脂25は段差3
0上に存在するので、多量に存在し、はんだボール26
の接合力を強力なものとすることができる。
31の各ワイヤ23間の部分を、樹脂25と共に、ダイ
サ又はレーザにより追加して除去することにより、ワイ
ヤ23間に間隙34を形成する。これにより、半導体チ
ップ21の表面に樹脂層31が薄く残存し、各ワイヤ2
3の周囲に樹脂層31が薄く残存してワイヤ23を同心
的に取り囲む樹脂層を形成し、これにより、ワイヤ23
と樹脂層31とからなる同軸体が構成される。また、こ
の同軸体の上端部においては、樹脂層31に形成された
段差30上に樹脂入りフラックス32のフラックス成分
が消失した後の樹脂25が残存し、この樹脂25により
はんだボール26が補強される。この樹脂25は段差3
0上に存在するので、多量に存在し、はんだボール26
の接合力を強力なものとすることができる。
【0026】
【発明の効果】以上詳述したように本発明によれば、製
造コストが低いと共に、はんだボールが樹脂により補強
されているので、はんだボールの接合力が強い。また、
本発明の半導体装置においては、はんだボールを支持す
るワイヤ及び樹脂層からなる同軸体間に隙間があるの
で、半導体チップと実装基板との熱膨張差に起因して発
生する応力を、ワイヤと樹脂層とからなる同軸体が緩や
かに変形して回避することができる。このため、実装後
に、はんだボールが実装基板から剥がれることがない。
また、同軸体の上部外面に段差を設けることにより、こ
の段差にはんだボールを支持する樹脂を多量に配置する
ことができ、はんだボールをより強力に補強することが
できる。
造コストが低いと共に、はんだボールが樹脂により補強
されているので、はんだボールの接合力が強い。また、
本発明の半導体装置においては、はんだボールを支持す
るワイヤ及び樹脂層からなる同軸体間に隙間があるの
で、半導体チップと実装基板との熱膨張差に起因して発
生する応力を、ワイヤと樹脂層とからなる同軸体が緩や
かに変形して回避することができる。このため、実装後
に、はんだボールが実装基板から剥がれることがない。
また、同軸体の上部外面に段差を設けることにより、こ
の段差にはんだボールを支持する樹脂を多量に配置する
ことができ、はんだボールをより強力に補強することが
できる。
【0027】また、本発明の製造方法によれば、ワイヤ
が樹脂層により被覆された後に、ワイヤの上端を露出さ
せてワイヤの上端と接続するはんだボールを形成するか
ら、製造工程が簡素であり、製造コストが低いという効
果がある。
が樹脂層により被覆された後に、ワイヤの上端を露出さ
せてワイヤの上端と接続するはんだボールを形成するか
ら、製造工程が簡素であり、製造コストが低いという効
果がある。
【図1】本発明の第1の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図2】(a)及び(b)は本発明の第1の実施の形態
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図3】(a)及び(b)は図2の次の工程を工程順に
示す断面図である。
示す断面図である。
【図4】本発明の第2の実施の形態に係る半導体装置を
示す断面図である。
示す断面図である。
【図5】(a)及び(b)は本発明の第2の実施の形態
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図6】(a)及び(b)は図5の次の工程を工程順に
示す断面図である。
示す断面図である。
【図7】従来例1の半導体装置を示す断面図である。
【図8】従来例2の半導体装置を示す断面図である。
21:半導体チップ
22:パッド
23:ワイヤ
24、24a、24b:樹脂層
25:樹脂
25a、32:樹脂入りフラックス
26:はんだボール
30:段差
フロントページの続き
(51)Int.Cl.7 識別記号 FI
H01L 21/92 604J
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/60
H01L 21/56
H01L 23/12
H01L 23/28
Claims (5)
- 【請求項1】 半導体チップと、この半導体チップの表
面に設けられた複数個のパッドと、各パッドに接続され
前記半導体チップに対して立設された導体ワイヤと、前
記半導体チップの表面を被覆すると共に前記ワイヤの周
囲を被覆する樹脂層と、前記樹脂層の前記ワイヤを被覆
する部分と前記ワイヤとで構成される樹脂被覆ワイヤの
上端に前記ワイヤと接触して搭載されたはんだボール
と、前記樹脂被覆ワイヤの上端部と前記はんだボールと
の間に介在して前記はんだボールの接合力を補強する樹
脂とを有し、前記ワイヤは300乃至1000μmの長
さを有することを特徴とする半導体装置。 - 【請求項2】 半導体チップと、この半導体チップの表
面に設けられた複数個のパッドと、各パッドに接続され
前記半導体チップに対して立設された導体ワイヤと、前
記半導体チップの表面を被覆すると共に前記ワイヤの周
囲を被覆する樹脂層と、前記樹脂層の前記ワイヤを被覆
する部分と前記ワイヤとで構成される樹脂被覆ワイヤの
上端に前記ワイヤと接触して搭載されたはんだボール
と、前記樹脂被覆ワイヤの上端部と前記はんだボールと
の間に介在して前記はんだボールの接合力を補強する樹
脂とを有し、前記樹脂被覆ワイヤは、その上端部の樹脂
層が所定の深さで除去されて段差が形成されており、前
記樹脂は、前記段差上に存在することを特徴とする半導
体装置。 - 【請求項3】 半導体チップの表面に設けられたパッド
に導体ワイヤをワイヤボンディングにより接続する工程
と、前記半導体チップの表面上に前記ワイヤを埋め込む
ようにして樹脂層を塗布する工程と、前記樹脂層の上部
を除去して前記ワイヤの上端を露出させると共に前記ワ
イヤの上端部の周囲に上部被覆樹脂層を残存させて前記
樹脂層を更に彫り込む工程と、全面に樹脂入りフラック
スを設ける工程と、前記樹脂入りフラックスを利用して
前記ワイヤの上端上にはんだボールを搭載する工程と、
前記上部被覆樹脂層よりも厚くなるように下部被覆樹脂
層を残存させて前記樹脂層を更に彫り込み前記上部被覆
樹脂層と前記下部被覆樹脂層との境界で段差を形成する
工程とを有し、前記はんだボール搭載時の前記樹脂入り
フラックスのリフローによりフラックス成分が消失し、
前記段差上に残存した樹脂が、前記はんだボールと前記
ワイヤ及び上部被覆樹脂層との間の隙間を埋めて前記は
んだボールの接合力を補強することを特徴とする半導体
装置の製造方法。 - 【請求項4】 前記ワイヤは300乃至1000μmの
長さを有することを特徴とする請求項2に記載の半導体
装置。 - 【請求項5】 前記ワイヤとこれを被覆する樹脂層から
なる樹脂被覆ワイヤは、変形可能であることを特徴とす
る請求項1又は2に記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001019298A JP3486872B2 (ja) | 2001-01-26 | 2001-01-26 | 半導体装置及びその製造方法 |
CN02102451A CN1367533A (zh) | 2001-01-26 | 2002-01-22 | 与安装基片有可靠连接的半导体器件 |
KR1020020003869A KR20020063120A (ko) | 2001-01-26 | 2002-01-23 | 실장기판에 안정결합하는 반도체장치 |
TW91101118A TW535268B (en) | 2001-01-26 | 2002-01-23 | Semiconductor device having reliable coupling with mounting substrate |
US10/056,035 US6690090B2 (en) | 2001-01-26 | 2002-01-28 | Semiconductor device having reliable coupling with mounting substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001019298A JP3486872B2 (ja) | 2001-01-26 | 2001-01-26 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002222824A JP2002222824A (ja) | 2002-08-09 |
JP3486872B2 true JP3486872B2 (ja) | 2004-01-13 |
Family
ID=18885197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001019298A Expired - Fee Related JP3486872B2 (ja) | 2001-01-26 | 2001-01-26 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6690090B2 (ja) |
JP (1) | JP3486872B2 (ja) |
KR (1) | KR20020063120A (ja) |
CN (1) | CN1367533A (ja) |
TW (1) | TW535268B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10045534B4 (de) * | 2000-09-13 | 2005-03-17 | Infineon Technologies Ag | Elektronisches Bauteil mit Außenanschlußelementen ausgebildet als Kapillarelement, Verfahren zur Herstellung und Anordnung |
US7285867B2 (en) | 2002-11-08 | 2007-10-23 | Casio Computer Co., Ltd. | Wiring structure on semiconductor substrate and method of fabricating the same |
KR100625021B1 (ko) * | 2004-08-30 | 2006-09-20 | 김봉환 | 가변형 열교환 환기장치 |
JP4619223B2 (ja) * | 2004-12-16 | 2011-01-26 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
WO2007080863A1 (ja) * | 2006-01-16 | 2007-07-19 | Nec Corporation | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 |
US9978654B2 (en) | 2012-09-14 | 2018-05-22 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming dual-sided interconnect structures in Fo-WLCSP |
US9443797B2 (en) | 2012-09-14 | 2016-09-13 | STATS ChipPAC Pte. Ltd. | Semiconductor device having wire studs as vertical interconnect in FO-WLP |
US9818734B2 (en) | 2012-09-14 | 2017-11-14 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming build-up interconnect structures over a temporary substrate |
US9893017B2 (en) | 2015-04-09 | 2018-02-13 | STATS ChipPAC Pte. Ltd. | Double-sided semiconductor package and dual-mold method of making same |
KR102123252B1 (ko) * | 2016-08-31 | 2020-06-16 | 가부시키가이샤 무라타 세이사쿠쇼 | 회로모듈 및 그 제조 방법 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5917707A (en) * | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
US5476211A (en) * | 1993-11-16 | 1995-12-19 | Form Factor, Inc. | Method of manufacturing electrical contacts, using a sacrificial member |
US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
JPH0855856A (ja) | 1994-08-11 | 1996-02-27 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法 |
JPH08236575A (ja) | 1995-02-22 | 1996-09-13 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPH09260428A (ja) | 1996-03-19 | 1997-10-03 | Toshiba Corp | 半導体装置及びその実装方法 |
JP3644189B2 (ja) | 1997-04-25 | 2005-04-27 | ソニー株式会社 | バンプ構造及びその製造方法 |
KR100244504B1 (ko) | 1997-11-15 | 2000-02-01 | 김영환 | 칩 사이즈 반도체 패키지의 제조방법 |
JP3481117B2 (ja) | 1998-02-25 | 2003-12-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3570229B2 (ja) | 1998-07-13 | 2004-09-29 | 松下電器産業株式会社 | 半田接合方法および半田接合用の熱硬化性樹脂 |
JP3825181B2 (ja) * | 1998-08-20 | 2006-09-20 | 沖電気工業株式会社 | 半導体装置の製造方法及び半導体装置 |
JP2000311915A (ja) | 1998-10-14 | 2000-11-07 | Texas Instr Inc <Ti> | 半導体デバイス及びボンディング方法 |
JP2000200804A (ja) | 1998-10-30 | 2000-07-18 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2000243874A (ja) | 1999-02-23 | 2000-09-08 | Shinko Electric Ind Co Ltd | 半導体装置 |
JP4809957B2 (ja) * | 1999-02-24 | 2011-11-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の製造方法 |
US6495916B1 (en) * | 1999-04-06 | 2002-12-17 | Oki Electric Industry Co., Ltd. | Resin-encapsulated semiconductor device |
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JP4356183B2 (ja) | 2000-03-27 | 2009-11-04 | 住友ベークライト株式会社 | 半田接合用レジスト、半導体パッケージ及びその製造方法 |
-
2001
- 2001-01-26 JP JP2001019298A patent/JP3486872B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-22 CN CN02102451A patent/CN1367533A/zh active Pending
- 2002-01-23 TW TW91101118A patent/TW535268B/zh active
- 2002-01-23 KR KR1020020003869A patent/KR20020063120A/ko not_active Application Discontinuation
- 2002-01-28 US US10/056,035 patent/US6690090B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1367533A (zh) | 2002-09-04 |
TW535268B (en) | 2003-06-01 |
JP2002222824A (ja) | 2002-08-09 |
US20020100977A1 (en) | 2002-08-01 |
KR20020063120A (ko) | 2002-08-01 |
US6690090B2 (en) | 2004-02-10 |
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Legal Events
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S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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