JPH04240756A - リードフレーム - Google Patents
リードフレームInfo
- Publication number
- JPH04240756A JPH04240756A JP3007374A JP737491A JPH04240756A JP H04240756 A JPH04240756 A JP H04240756A JP 3007374 A JP3007374 A JP 3007374A JP 737491 A JP737491 A JP 737491A JP H04240756 A JPH04240756 A JP H04240756A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- sealing
- deviation
- package
- allowable range
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011347 resin Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 5
- 238000001721 transfer moulding Methods 0.000 claims 1
- 238000007789 sealing Methods 0.000 abstract description 32
- 230000000007 visual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はリードフレームに関し、
特に樹脂封止型半導体集積回路装置用のリードフレーム
に関する。
特に樹脂封止型半導体集積回路装置用のリードフレーム
に関する。
【0002】
【従来の技術】従来樹脂封止型半導体集積回路装置用の
リードフレームは図3(a)に示すようにICチップ1
を搭載したリードフレーム2が、封止金型下型3上に載
置された状態を示す平面図である。ICチップ1はボン
ディングワイヤ5でリードフレーム2に接続されている
。リードフレーム2は封止金型下型位置決めピン4によ
り位置決められている。この後封止金型上型と下型が型
締された後に樹脂封止が行われる。
リードフレームは図3(a)に示すようにICチップ1
を搭載したリードフレーム2が、封止金型下型3上に載
置された状態を示す平面図である。ICチップ1はボン
ディングワイヤ5でリードフレーム2に接続されている
。リードフレーム2は封止金型下型位置決めピン4によ
り位置決められている。この後封止金型上型と下型が型
締された後に樹脂封止が行われる。
【0003】図3(b),(c)はそれぞれ樹脂封止が
完了した後の半導体装置の平面図およびB−B線断面図
である。図の如く樹脂封止されたパッケージの外形につ
いてリードフレーム2を境に上側のパッケージを上パッ
ケージ6,下側のパッケージを下パッケージ7と呼ぶ。
完了した後の半導体装置の平面図およびB−B線断面図
である。図の如く樹脂封止されたパッケージの外形につ
いてリードフレーム2を境に上側のパッケージを上パッ
ケージ6,下側のパッケージを下パッケージ7と呼ぶ。
【0004】封止金型上型3が下型に対して許容範囲以
上にズレていた場合は、図3(b)に示す様に、上パッ
ケージ6が下パッケージ7よりも左右のいずれかにはみ
出す形となり、樹脂封止ズレ不良となる。
上にズレていた場合は、図3(b)に示す様に、上パッ
ケージ6が下パッケージ7よりも左右のいずれかにはみ
出す形となり、樹脂封止ズレ不良となる。
【0005】
【発明が解決しようとする課題】しかしながら、上述し
た従来のリードフレームは樹脂封止の際の封止金型のズ
レにより上下パッケージのパッケージズレが生じた場合
に、目視で樹脂封止済のリードフレームを確認しても厳
密な良,不良判定及び定量的な判定を下す事は非常に困
難だった。
た従来のリードフレームは樹脂封止の際の封止金型のズ
レにより上下パッケージのパッケージズレが生じた場合
に、目視で樹脂封止済のリードフレームを確認しても厳
密な良,不良判定及び定量的な判定を下す事は非常に困
難だった。
【0006】また誤った判定を下してしまった場合にそ
のパッケージズレが樹脂封止工程以降のリードフレーム
の切断,曲げ等の各工程で悪影響を及ぼす可能性が高く
、品質劣化等の問題が懸念されていた。
のパッケージズレが樹脂封止工程以降のリードフレーム
の切断,曲げ等の各工程で悪影響を及ぼす可能性が高く
、品質劣化等の問題が懸念されていた。
【0007】
【課題を解決するための手段】本発明のリードフレーム
は、主平面部の樹脂成形体端部近傍の所定位置に目視可
能な印を有している。
は、主平面部の樹脂成形体端部近傍の所定位置に目視可
能な印を有している。
【0008】
【実施例】次に本発明について図面を用いて説明する。
図1は本発明の第1の実施例を説明する図である。図1
(a)はICチップ1を搭載したリードフレーム2が封
止金型下型3に載置された状態を示す平面図である。リ
ードフレーム2は樹脂封止の際に許容範囲以上の封止ズ
レが生じた場合に露出して見えるような箇所にハーフエ
ッチ加工が施されたハーフエッチ部8を備えている。
(a)はICチップ1を搭載したリードフレーム2が封
止金型下型3に載置された状態を示す平面図である。リ
ードフレーム2は樹脂封止の際に許容範囲以上の封止ズ
レが生じた場合に露出して見えるような箇所にハーフエ
ッチ加工が施されたハーフエッチ部8を備えている。
【0009】図1(b),(c)はそれぞれ樹脂封止が
完了した後の半導体装置の平面図およびA−A線断面図
である。
完了した後の半導体装置の平面図およびA−A線断面図
である。
【0010】図1(c)に示すように、上パッケージ6
が下パッケージ7に対してはみ出して許容範囲以上の封
止ズレが生じていると、図1(b)に示すようにリード
フレーム2に施された封止ズレ方向と反対側のハーフエ
ッチ部8が上パッケージ6のズレにより露出する。この
露出を確認する事によって目視においても許容範囲以上
の封止ズレが生じている事が確認出来る。
が下パッケージ7に対してはみ出して許容範囲以上の封
止ズレが生じていると、図1(b)に示すようにリード
フレーム2に施された封止ズレ方向と反対側のハーフエ
ッチ部8が上パッケージ6のズレにより露出する。この
露出を確認する事によって目視においても許容範囲以上
の封止ズレが生じている事が確認出来る。
【0011】図2は本発明の第2の実施例を説明する図
である。図2(a)はICチップ1を搭載したリードフ
レーム2が封止下型3に載置された状態を示す図である
。リードフレーム2には樹脂封止の際に許容範囲以上の
封止ズレが生じた場合に露出して見える様な着色部9を
有しており、図2(b)に示すように色の違いによりず
れの目視が第1の実施例よりも容易である。
である。図2(a)はICチップ1を搭載したリードフ
レーム2が封止下型3に載置された状態を示す図である
。リードフレーム2には樹脂封止の際に許容範囲以上の
封止ズレが生じた場合に露出して見える様な着色部9を
有しており、図2(b)に示すように色の違いによりず
れの目視が第1の実施例よりも容易である。
【0012】
【発明の効果】以上説明した様に本発明は、リードフレ
ームに樹脂封止の際の許容範囲以上の封止ずれを示す印
を施してあるので、許容範囲以上の封止ずれが生じても
目視で樹脂封止済リードフレーム上の印を確認する事に
よって正確な樹脂封止封止ずれの良,不良判定を下す事
が出来る。
ームに樹脂封止の際の許容範囲以上の封止ずれを示す印
を施してあるので、許容範囲以上の封止ずれが生じても
目視で樹脂封止済リードフレーム上の印を確認する事に
よって正確な樹脂封止封止ずれの良,不良判定を下す事
が出来る。
【0013】また不良の早期発見により樹脂封止工程以
降の工程での悪影響を未然に防止する事が出来るので常
に安定した品質の製品を製造,提供出来るといった効果
を有する。
降の工程での悪影響を未然に防止する事が出来るので常
に安定した品質の製品を製造,提供出来るといった効果
を有する。
【0014】尚、上記説明に用いたハーフエッチ或いは
着色等の手段は一実施例にすぎず貫通孔,刻印等目視に
て判別可能な印を設けても本発明の目的を達成出来る事
は明白である。
着色等の手段は一実施例にすぎず貫通孔,刻印等目視に
て判別可能な印を設けても本発明の目的を達成出来る事
は明白である。
【図1】(a)〜(c)はそれぞれ本発明の第1の実施
例の平面図,それを使用した半導体装置の平面図および
A−A線断面図である。
例の平面図,それを使用した半導体装置の平面図および
A−A線断面図である。
【図2】本発明の第2の実施例の平面図およびそれを使
用した半導体装置の平面図である。
用した半導体装置の平面図である。
【図3】(a)〜(c)はそれぞれ従来のリードフレー
ムの一例の平面図,それを使用した半導体装置の平面図
およびB−B線断面図である。
ムの一例の平面図,それを使用した半導体装置の平面図
およびB−B線断面図である。
1 ICチップ
2 リードフレーム
3 封止金型下型
4 位置決めピン
5 ボンディング・ワイヤ
6 上パッケージ
7 下パッケージ
8 ハーフエッチ部
9 着色部
Claims (1)
- 【請求項1】 トランスファモールド法により樹脂封
止型半導体集積回路装置に封止・使用されるリードフレ
ームにおいて、主平面部の樹脂成形体端部近傍の所定位
置に目視可能な印を有することを特徴とするリードフレ
ーム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3007374A JPH04240756A (ja) | 1991-01-25 | 1991-01-25 | リードフレーム |
JP736492U JPH04116469U (ja) | 1991-01-25 | 1992-01-24 | 原稿上向き画像読み取り装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3007374A JPH04240756A (ja) | 1991-01-25 | 1991-01-25 | リードフレーム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04240756A true JPH04240756A (ja) | 1992-08-28 |
Family
ID=11664193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3007374A Pending JPH04240756A (ja) | 1991-01-25 | 1991-01-25 | リードフレーム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04240756A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100478679B1 (ko) * | 1997-12-29 | 2005-07-11 | 삼성전자주식회사 | 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형 |
-
1991
- 1991-01-25 JP JP3007374A patent/JPH04240756A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100478679B1 (ko) * | 1997-12-29 | 2005-07-11 | 삼성전자주식회사 | 고밀도실장용반도체패키지및이를성형하는반도체패키지제조금형 |
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