JP2503767B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2503767B2
JP2503767B2 JP5027063A JP2706393A JP2503767B2 JP 2503767 B2 JP2503767 B2 JP 2503767B2 JP 5027063 A JP5027063 A JP 5027063A JP 2706393 A JP2706393 A JP 2706393A JP 2503767 B2 JP2503767 B2 JP 2503767B2
Authority
JP
Japan
Prior art keywords
package
semiconductor device
external terminals
lead frame
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5027063A
Other languages
English (en)
Other versions
JPH06244310A (ja
Inventor
伸春 矢野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5027063A priority Critical patent/JP2503767B2/ja
Publication of JPH06244310A publication Critical patent/JPH06244310A/ja
Application granted granted Critical
Publication of JP2503767B2 publication Critical patent/JP2503767B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303Surface mounted components, e.g. affixing before soldering, aligning means, spacing means

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に小型外形表面実装型半導体装置の製造方法に
関する。
【0002】
【従来の技術】従来の半導体装置は、図4に示すよう
に、リードフレーム7の所定部を基準にして半導体パッ
ケージ(以下、パッケージと記す)表面又は裏面に外部
端子と正確な位置関係にある位置決めを目的とした標識
1を設け、実装時にこの標識1を確認することで、実装
基板の電極と半導体装置の外部端子との位置合せを行っ
ていた(例えば、特開昭61−269335号公報参
照)。このような標識1による位置合せは、微小間隔で
外部端子が配置されている高集積度のフラットパッケー
ジ型半導体装置の場合に有効である。
【0003】一方、図5に示すように、パッケージの外
形と外部端子2との位置ずれによる影響が問題とならな
い外部端子2が数本の小型外形表面実装型半導体装置の
場合には、パッケージの外周辺を確認させることにより
実装基板の電極と半導体装置の外部端子2との位置合せ
を実施していた。
【0004】
【発明が解決しようとする課題】この従来の半導体装置
では、リードフレームの所定部を基準にしてパッケージ
表面又は裏面に位置表示を行なうため、リードフレーム
から外部端子を切り離し後実施される電気的特性選別前
に位置表示の標識をパッケージに付けなければならず、
電気的特性選別結果によりパッケージ表面への品名・区
分表示等を変える必要がある場合には、位置表示の標識
と品名・区分表示を捺印する工程を分ける必要があり工
程が増加するという問題点があった。
【0005】又、パッケージへの位置表示の標識がなく
パッケージ外周辺を確認し基板実装時の位置合せを行な
う場合は、図5に示すように、パッケージ側面の樹脂残
り3は通常100μm程度生じ、又樹脂封入後の後処理
として高圧の水又は砥材によって樹脂残り3を除去しよ
うとしても50μm程度は残ってしまうため、特に、樹
脂部寸法が2.9mm×1.5mm以下の小型外形表面
実装型パッケージでは、パッケージ側面の樹脂残り3に
より実装位置精度が低下するという問題点があった。
【0006】本発明の目的は、作業工程の増加がなく、
精度よく位置表示の標識の捺印が可能で位置ずれなく実
装基板へ自動実装できる半導体装置の製造方法を提供す
ることにある。
【0007】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体ペレットを搭載し電気的接続が完了し
たリードフレームを外装樹脂にて樹脂封入する工程と、
前記リードフレームから外部端子を切り離し成形して半
導体パッケージを形成する工程と、該半導体パッケージ
の電気的測定を行った後前記電気的測定結果に応じた品
名・区分表示と該パッケージを自動実装するための位置
表示の標識とを同時に捺印する工程とを含むことを特徴
とする。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0009】図1は本発明の第1の実施例による半導体
装置の平面図、図2(a),(b),(c)はそれぞれ
本発明の第1の実施例の標識の捺印方法を説明するパッ
ケージの平面図、長辺方向の側面図、短辺方向の側面図
である。第1の実施例は、図2(a),(b),(c)
に示すように、3つの外部端子2を有するパッケージに
適用した例である。まず、リードフレームにペレットを
搭載し電気的接続が完了したリードフレームを外装樹脂
にて樹脂封入した後、リードフレームから3つの外部端
子2を切り離して成形し3つの外部端子2を有するパッ
ケージを形成する。
【0010】次に、電気的特性選別後、捺印工程にてパ
ッケージ側面の樹脂残り3及び3つの外部端子2と接触
しない位置を表面がパッケージ表面5の色と異なる色の
パッケージ押え6にて四方から押えて固定する。このよ
うに、パッケージ表面5を周囲から浮き出すことにより
パッケージ表面5のみを認識させることができ、かぎ形
の位置表示の標識1をパッケージ表面5の周囲に4箇所
品名・区分表示4と同時に±10μm以内で精度よく捺
印することができ、図1に示すかぎ形の位置表示の標識
1を有する半導体装置が得られる。
【0011】このようにして得られた第1の実施例の捺
印方法による半導体装置は、基板への自動実装時に位置
表示の標識1を認識させることで半導体装置が回転して
いる場合でも実装位置精度を封入金型のパッケージ表面
のばらつきである±10μm以内に向上でき、樹脂封入
後樹脂残り3を除去する工程も不要となる。
【0012】図3は本発明の第2の実施例によるパッケ
ージの平面図である。第2の実施例は、図3に示すよう
に、6つの外部端子2を有するパッケージに適用した例
である。本実施例の捺印方法は、第1の実施例と同じで
あるので図2(a),(b),(c)を参照して説明す
る。まず、リードフレームにペレットを搭載し電気的接
続が完了したリードフレームを外装樹脂にて樹脂封入し
た後、リードフレームから6つの外部端子2を切り離し
て成形し6つの外部端子2を有するパッケージを形成す
る。
【0013】次に、電気的特性選別後、捺印工程にてパ
ッケージ側面の樹脂残り3及び6つの外部端子2と接触
しない位置を表面がパッケージ表面5の色と異る色のパ
ッケージ押え6にて四方から押えて固定する。このよう
に、パッケージ表面5を周囲から浮き出すことによりパ
ッケージ表面5のみを認識させることができ、方形の位
置表示の標識1をパッケージ表面5の周囲に4箇所品名
・区分表示4と同時に±10μm以内で精度よく捺印す
ることができ、図3に示す方形の位置表示の標識1を有
する半導体装置が得られる。
【0014】以上説明したように本実施例の捺印方法
は、図2(a),(b),(c)に示すように、パッケ
ージ側面の外部端子2及び樹脂残り3と接触しない位置
をパッケージ押え6にて四方から押え固定するので、外
部端子2の本数及び位置の異なるパッケージにも精度よ
く捺印することが可能である。
【0015】このようにして得られた第2の実施例の捺
印方法による半導体装置は、第1の実施例の捺印方法に
よる半導体装置と同様、実装基板への自動実装時に位置
表示の標識1を認識させることで半導体装置が回転して
いる場合でも実装位置精度を±10μm以上に向上する
ことができ、樹脂封入後樹脂残り3を除去する工程も不
要となる。
【0016】
【発明の効果】以上説明したように本発明は、捺印工程
にてパッケージ側面の外部端子及び樹脂残りに影響され
ずにパッケージ表面のみを確認させ、位置表示の標識を
捺印するため電気的特性選別後に、工程を分けずに1工
程で品名・区分表示と同時に捺印することができ工程を
節減できる効果がある。又、自動実装時に位置決めをす
る場合、パッケージ表面への位置表示の標識を確認させ
ることで、パッケージ側面の樹脂残り(樹脂残りを除去
する工程が無い場合100μm以上,高圧の水又は砥材
を用いて除去しても50μm程度)の影響を受けること
なく樹脂封入金型のパッケージ表面のばらつきである±
10μm以下に実装位置精度を向上でき、樹脂封入後樹
脂残りを除去する工程も不要となる効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体装置の平面
図である。
【図2】(a),(b),(c)は本発明の第1の実施
例の標識の捺印方法を説明するパッケージの平面図,長
辺方向の側面図,短辺方向の側面図である。
【図3】本発明の第2の実施例による半導体装置の平面
図である。
【図4】従来の位置決めを目的とした標識を有するパッ
ケージの一例の平面図である。
【図5】従来の外周辺により位置合せを行うパッケージ
の一例の平面図である。
【符号の説明】
1 標識 2 外部端子 3 樹脂残り 4 品名・区分表示 5 パッケージ表面 6 パッケージ押え 7 リードフレーム

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体ペレットを搭載し電気的接続が完
    了したリードフレームを外装樹脂にて樹脂封入する工程
    と、前記リードフレームから外部端子を切り離し成形し
    て半導体パッケージを形成する工程と、該半導体パッケ
    ージの電気的測定を行った後前記電気的測定結果に応じ
    た品名・区分表示と該パッケージを自動実装するための
    位置表示の標識とを同時に捺印する工程とを含むことを
    特徴とする半導体装置の製造方法。
JP5027063A 1993-02-17 1993-02-17 半導体装置の製造方法 Expired - Lifetime JP2503767B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5027063A JP2503767B2 (ja) 1993-02-17 1993-02-17 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5027063A JP2503767B2 (ja) 1993-02-17 1993-02-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH06244310A JPH06244310A (ja) 1994-09-02
JP2503767B2 true JP2503767B2 (ja) 1996-06-05

Family

ID=12210619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5027063A Expired - Lifetime JP2503767B2 (ja) 1993-02-17 1993-02-17 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2503767B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188423A (ja) * 2009-04-16 2009-08-20 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61269335A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 電子部品
JPS63234550A (ja) * 1987-03-24 1988-09-29 Nec Kyushu Ltd 半導体装置の製造装置
JPH0793386B2 (ja) * 1988-09-07 1995-10-09 新光電気工業株式会社 電子部品用セラミックパッケージの製造方法

Also Published As

Publication number Publication date
JPH06244310A (ja) 1994-09-02

Similar Documents

Publication Publication Date Title
TW558806B (en) Manufacturing method for semiconductor device
JP2515086B2 (ja) 平坦構造様式の電子モジュ―ル
US8404496B2 (en) Method of testing a semiconductor device and suctioning a semiconductor device in the wafer state
CN101847584B (zh) 基于引线框架的快闪存储器卡的制造方法
US20010043076A1 (en) Method and apparatus for testing semiconductor devices
US5250470A (en) Method for manufacturing a semiconductor device with corrosion resistant leads
JPH05226564A (ja) 半導体装置
US11239176B2 (en) Package comprising identifier on and/or in carrier
JP4010244B2 (ja) 表面実装型パッケージ
JP2503767B2 (ja) 半導体装置の製造方法
JP2596615B2 (ja) 樹脂封止用回路基板
JPH11214434A (ja) 半導体素子とその製造方法
US20040235271A1 (en) Manufacture of wafer level semiconductor device with quality markings on the sealing resin
JP2001077235A (ja) 半導体素子搭載用基板
KR100288174B1 (ko) 반도체 펠릿 및 반도체 장치 조립 방법
KR100300497B1 (ko) 몰딩후 불량 반도체 패키지 검출 방법
JP2002305266A (ja) 半導体装置の製造方法
EP0438742A1 (en) Method of fabricating a semiconductor device of thin package type
JP2002329813A (ja) 半導体装置の製造方法
JPH06132449A (ja) 半導体装置
JP2001223228A (ja) 半導体パッケージ用基板とその製造方法とその装置
KR100379084B1 (ko) 반도체패키지제조방법
JP2003078072A (ja) 半導体装置の製造方法
JP2707659B2 (ja) 樹脂封止型半導体装置
JPH04340742A (ja) 不具合な半導体装置の識別方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19950725

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960206