KR100288174B1 - 반도체 펠릿 및 반도체 장치 조립 방법 - Google Patents

반도체 펠릿 및 반도체 장치 조립 방법 Download PDF

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Abstract

본 발명은 웨이퍼로부터 절단·분리된 제 1 반도체 칩과 제 2 반도체 칩을 구비하는 반도체 펠릿을 제공하며, 제 1 본딩 패드는 상기 제 1 칩의 제 1 외주부에 형성되며, 제 2 본딩 패드는 상기 제 2 칩의 제 2 외주부에 형성되며, 본딩 패드는 상기 펠릿의 중심점을 따라 180도 회전한 후 대칭 형태를 유지하도록 배치된다. 제 1 칩이 양품(良品)인가 또는 불량품(不良品)인가를 판단하여 그 칩이 불량품인 경우, 펠릿은 그 중심점을 따라 180도 회전하게 되며, 칩 캐리어 상에 설치된다. 다음, 와이어 본딩이 수행된다.

Description

반도체 펠릿 및 반도체 장치 조립 방법
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 다수의 칩을 갖는 반도체 펠릿 및 반도체 장치를 조립하는 방법에 관한 것이다.
반도체 장치는 도전선의 지연으로 인해 그 고속 동작에서 제약되고 있기 때문에, 제조의 어려움에도 불구하고 장치에서의 칩의 종횡비가 그 고속 동작을 얻기 위해 감소되고 있다. 예컨대 10:2의 큰 종횡비를 갖는 반도체 장치의 경우, 절단·분리(다이싱; dicing)하기 어렵고, 동시에 절단·분리 공정 이후의 제조 공정중에 그러한 반도체 장치가 또한 파손될 수 있는데, 그 이유는 종횡비를 크게 하는 경우 그 자체를 유지할 수 없기 때문이다. 조립과 와이어 본딩 공정 중에, 이 장치는 또한 동일한 이유로 파손될 수 있다. 상기 장치가 합성 수지로 성형되는 경우, 열과 응력 때문에 장치의 기판이 휘거나 동시에 장치의 패시베이션 막(passivation film)이 균열된다. 또한, 상기 장치는 내습성이 악화될 뿐만 아니라 기판이 균열된다. 이러한 모든 요인은 상기 장치의 양품율(良品率)의 현저한 감소를 초래한다.
반도체 장치의 제조 공정에서 얻은 많은 경험 덕분으로, 종횡비를 약 3:1 미만으로 설정하면, 상술한 문제점들을 방지할 수 있다는 것은 주지되어 온 사실이다. 그러나, 반도체 장치는 장치의 칩 면적이 아주 작은 경우에는 다루기 어려워, 반도체 장치의 처리 능력을 향상시키기 위해 장치의 면적을 다소 크게 유지할 필요가 있다.
조작 능력 면에서, 큰 면적을 갖는 칩은 상술한 바와 같이 작은 면적을 갖는 경우보다 유리하다. 반면에, 고속 동작의 관점에서는, 작은 면적을 갖는 칩이 큰 면적을 갖는 칩보다 유리한데, 그 이유는 작은 영역을 갖는 칩은 도전선에서의 지연을 감소시킬 수 있기 때문이다. 그러므로, 칩의 면적을 크게하거나 작게하더라도 궁지에 빠지게 된다. 그래서 작은 회로 면적으로도 큰 처리 면적을 갖는 반도체 장치를 제조하고자 하는 것이 주안점이 되어 왔다. 이러한 점을 실현하기 위한 1가지 방법은 다수의 반도체 장치를 펠릿에 그룹화하고; 그 펠릿을 칩 캐리어상에 설치하며; 그의 일부분을 와이어 본딩하는 방법이 있다. 이러한 목적을 위해, 반도체 웨이퍼에서 각종 집적 회로를 제조할 필요가 있다.
그러나, 소량으로 다양한 집적 회로를 동시에 제조하는 것을 어렵다. 이와같은 어려움을 극복하기 위한 방법이 일본국 특허 공개 공보 소62-72155호에 제안되어 있다. 이 공보에 제안된 방법은, 다양한 칩 패턴을 그룹화한 펠릿 패턴을 제조하는 단계와; 반복된 펠릿 패턴을 갖는 포토 마스크를 제조하는 단계와; 상기 포토 마스크를 포토리소그래픽 공정에서 사용하여 웨이퍼를 제조하는 단계와; 칩 캐리어의 소정의 코너(corner)에 소정의 기능 또는 특성을 갖는 칩을 배치하기 위해 웨이퍼로부터 펠릿을 절단·분리하는 공정을 포함하는 집적회로(칩)를 제조하기 위한 방법을 제공한다. 이 방법은 다양한 칩 패턴을 펠릿 패턴으로 그룹화하기 때문에, 공정 라인에서 항상 다양한 칩을 제조할 수 있다. 그러므로, 상기 공보에서 제안된 방법은, 저렴한 가격으로, 소량으로 다양한 집적 회로를 동시에 제조할 수 있다.
도 1, 도 2 및 도 3은 상술한 방법을 도시한 개략도이다. 도 1에서, 4종류의 집적 회로(칩), 즉 A, B, C 및, D로 표시된 집적 회로는 펠릿(1)에 그룹화되어 있다. 한편, 전기 도전 리드는 펠릿(1)의 칩 캐리어의 하부와 측부에 형성되어 있다. 다음, 칩(A)은 소정의 기능을 가지며, 따라서 그 칩(A)은 펠릿(1)의 좌측 하부에 배치된다.
칩(D)이 소정의 기능을 갖는 경우, 칩(D)은 도 2에 도시된 바와 같이 펠릿의 좌측 하부에 배치된다. 도 1 및 도 2의 펠릿(1)은 동일한 것이며, 도 1에 도시된 펠릿을 그 중심점을 따라 180도 회전시키면, 도 2에 도시된 펠릿을 얻을 수 있다. 도 1와 도 2의 펠릿은 상기 펠릿(1)의 좌측 하부에 소정의 기능을 갖는 칩을 배치함으로써 웨이퍼로부터 펠릿을 절단·분리하여 얻을 수 있다.
펠릿이 절단·분리된 후, 와이어 본딩이 수행된다. 도 3은 도 1에 도시된 펠릿을 위한 와이어 본딩 공정을 도시한다. 전기 도전 리드(5)는 펠릿(1)의 칩 캐리어 좌측 하부에 형성된다. 각각의 칩은 상기 리드(5)에 대응하는 위치에 본딩 패드(7)를 갖는다. 전기 도전 리드(5)와 본딩 패드(7)는 본딩 와이어(11)와 상호 접속되어 있다.
도 3에 도시된 바와 같이, 소정의 기능을 갖는 칩(A)은 칩 캐리어의 좌측 하부에 장착되며, 전기 도전 리드(5)는 칩 캐리어의 좌측 하부에 형성된다. 그래서 칩(A)과 리드(5) 사이를 상호 접속하는 본딩 와이어(11)를 짧게할 수 있다. 이는 반도체 장치의 제조를 용이하게 하며 그 동작 속도를 향상시킬 수 있다.
상술한 바와 같이, 상기 공보에 제안된 방법은 펠릿을 형성하는 그룹화된 칩중에 선택된 칩과 칩 캐리어 사이를 와이어 본딩으로 도통하는 방법이다. 예를 들면, 도 3에서, 와이어 본딩에 의해 칩 캐리어와 소정의 기능을 갖는 칩(A)간이 도통되어 있으나, 다른 칩(B, C 및 D)들간에는 와이어 본딩을 실시하지 않고 있어, 결국 칩(A)만을 갖는 펠릿이 형성되며 기계적으로 그 펠릿을 지지한다. 펠릿은 각 칩의 면적보다 큰 면적을 가지므로, 그 펠릿은 강하고 다루기가 쉽다.
그러나, 상기 공보에서 제안된 방법은 상술한 장점 뿐만 아니라 다음과 같은 단점도 갖고 있다: 즉, 다수의 이용 가능한 칩을 갖는 펠릿 중 단지 1개의 칩만이 이용된다는 것이다. 예를 들면, 도 3에서와 같이, 다른 칩(B, C 및 D)들은 이용되지 않고, 단지 칩(A)만이 이용되고 있다. 상기 칩(A)이 양품(良品)이 아닌 경우, 다른 칩(B, C 및 D) 중 하나가 양품일지라도 펠릿은 불량품이 된다. 이는 펠릿의 양품율을 저하시킨다. 본딩 패드(7)는 칩 캐리어의 리드(5)에 따라 칩의 고정 위치에 배치되므로, 단지 1개의 칩만이 와이어 본딩될 수 있다. 따라서 칩(B, C, D)들이 양품일지라도 이들 칩 중 어느 것도 도 1의 불량 칩(A) 대신에 이용될 수 없다.
본 발명은 상술한 종래 기술 본래의 단점을 감안하여 이루어졌다. 따라서 본 발명의 목적은 다수의 칩을 가지며, 높은 종횡비 또는 작은 면적을 갖는 칩을 다루기 용이한 반도체 펠릿을 제공하는 것이다.
본 발명의 다른 목적은 다수의 칩을 가지며, 강도와, 내습성 및, 표면의 코팅의 내균열성을 갖는, 신뢰성 있는 반도체 장치를 제공하는 것이다.
본 발명이 다른 목적은 다수의 칩을 가지며, 임의의 양품인 칩을 동일 펠릿에서 불량 칩 대신에 와이어 본딩 할 수 있도록 이용 가능하게 하여 양품율을 향상시키는 반도체 펠릿을 제공하는 것이다.
제1도는 종래 기술에 따른 통상의 반도체 펠릿의 개략도.
제2도는 종래 기술에 따른 통상의 반도체 펠릿의 다른 개략도.
제3도는 종래 기술에서 통상의 와이어 본딩 공정을 개략적으로 도시한 도면.
제4도는 본 발명에 따른 반도체 펠릿의 개략도.
제5도는 조립 공정을 도시하는 순서도.
제6도는 본 발명에 따른 제 2 실시예의 반도체 펠릿의 개략도.
제7도는 본 발명에 따른 제 3 실시예의 반도체 펠릿의 개략도.
제8도는 본 발명에 따른 제 4 실시예의 반도체 펠릿의 개략도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 펠릿 A1, A2 : 칩
2 : 전기 회로 3 : 칩 캐리어
본 발명의 적합한 실시예를 첨부된 도면을 참조하여 이하에서 상세히 설명한다.
본 발명에 따른 제 1 실시예를 첨부된 도면을 참조하여 설명한다. 도 4는 본 발명에 따른 반도체 펠릿의 개략도이다. 도 4에 설명된 펠릿(1)은 두 개의 칩(A1, A2)을 가지며, 두 개의 칩은 동일한 기능과 특성을 갖고 있다. 펠릿(1)은 칩(A1, A2)의 그룹으로서 절단·분리되어 있다. 상기 두 개의 칩(A1, A2)은 펠릿(1)의 중심점을 따라 180도 회전한 후 대칭 형태를 유지하도록 배치되어 있다. 펠릿(1)은 칩 캐리어(3)상에 설치되며, 칩 캐리어(3)에는 전기 회로(2)가 인쇄되어 있다. 칩 캐리어는 또한 패키지로 칭한다. 칩(A1, A2)의 본딩 패드(7)는 펠릿(1)의 외주부에 배치되어 있다. 칩(A1)의 본딩 패드(7)는 칩 캐리어(3)상에 형성된 리드(5)와 본딩 와이어(11)로 전기 접속된다.
도 4에 도시된 반도체 장치는 도 5에 도시된 순서도를 따라 조립되며, 도 5의 순서도는 절단·분리 공정부터 외부 리드 형성 공정까지를 나타낸다. 먼저, 칩(A1, A2)은 펠릿의 중심점을 따라 회전한 후 대칭 형태를 유지하도록 배치된다. 이 배치는 포토리소그래피와 에칭 공정을 포함하는 웨이퍼 공정을 통해 펠릿(1)을 패터닝함으로써 도통된다. 펠릿(1)은 칩(A1, A2)의 본딩 패드(7)가 펠릿(1)의 외주부에 배치되도록 절단·분리된다.
다음, 칩(A1, A2)은 양품 검사를 위해 펠릿(1)상에서 테스트된다. 이와 같은 양품 검사는 종래의 시각 검사 및 통전(通電) 검사와 동일한 방식으로 수행된다. 그 검사의 결과 칩이 양품이 아니면, 그 불량품인 칩을 양품인 칩과 구별하기 쉽도록, "잉커(inker)"를 칩상에 스탬핑한다.
단계 21에서, 잉커가 칩(A1, A2)상에 존재하는가를 판단한다. 그 대답이 "예(yes)"인 경우, 어떤 양품인 칩도 포함하지 않는 펠릿은 이용되지 않고 단계 23에서와 같이 폐기된다. 그 대답이 "아니오(no)"이면, 단계 25에서와 같이 잉커가 칩(A1)상에 존재하는가를 판단한다. 그 대답이 "아니오"라면, 칩(A1)은 양품이기 때문에, 펠릿(1)은 그 상태로 이용될 수 있다. 그 대답이 "예"라면, 칩(A1)은 불량품이기 때문에 그 펠릿(1)은 단계 27에 나타낸 바와 같이 그 중심점을 따라 180도 회전하게 된다.
단계 31에서, 어떤 잉커도 갖고 있지 않으며 회전된 두 펠릿은 칩 캐리어(3)의 아일런드상에 설치된다. 다음, 와이어 본딩 공정을 통해 본딩 패드(7)와 리드(5)간이 단계 33에서와 같이 본딩 와이어(11)에 의해 도통된다. 와이어 본딩 후, 몰딩과 외부 리드 형성 공정이 단계 35 및 37에 나타낸 바와 같이 각각 수행된다.
Figure kpo00001
표 1과 표 2는 본 발명의 실시예에 따른 반도체 장치의 장점을 나타낸다. 표 1에서는 각각 2개의 칩을 갖는 펠릿에 절단·분리된 후 30%의 2칩 양품과, 40%의 1칩 양품과, 30%의 2칩 불량품의 웨이퍼의 칩 상태에 따른 양품율을 나타내고 있다. 펠릿이 2개의 양품인 칩을 갖는 경우, 그 펠릿은 이용될 수 있다. 펠릿이 1개의 양품인 칩을 갖는 경우, 그 펠릿은 절반만 이용될 수 있다. 펠릿이 양품인 칩을 갖지 않는 경우, 그 펠릿은 전혀 이용될 수 없다. 이 경우 웨이퍼 양품율을 계산하면, 그 결과는 30[%]×1+40[%]×(1/2)+30[%]×0=50[%]와 같다. 이 상태에서, 2개의 칩을 갖는 반도체 장치의 웨이퍼 실제 양품율은 종래 기술의 경우 30 내지 70[%]이며, 이는 1개의 양품인 칩을 갖는 펠릿의 이용 가능한 확률이 0 내지 40[%]에서 변동되기 때문이다. 한편, 70[%]의 실제 웨이퍼 양품율이 본 발명의 실시예에서 가능한데, 그 이유는 1개의 양품인 칩을 갖는 펠릿의 이용 가능한 확률이 40[%]정도로 고정되어 있기 때문이며, 이 때의 웨이퍼 양품율은 30[%]×1+40[%]×1+30[%]×0=70[%]이다. 그러므로, 본 발명의 실시예에서는 웨이퍼 양품율을 향상시킬수 있다.
Figure kpo00002
표 2에서는 각각 2개의 칩을 갖는 펠릿에 절단·분리된 후, 2칩이 양품일 확률이 0%, 1칩이 양품일 확률이 100%, 2칩이 불량품일 확률이 0%의 웨이퍼에서의 칩 상태에 따른 양품율을 나타내고 있다. 펠릿이 1개의 양품인 칩을 갖는 경우, 그 펠릿은 절반을 이용할 수 있다. 펠릿이 양품인 칩을 갖고 있지 않은 경우, 그 펠릿은 전혀 이용할 수 없다. 이 경우 웨이퍼 양품율을 계산하면, 0[%]×0+100[%]×(1/2)+0[%]×0=50[%]와 같다. 이 상태에서, 실제 웨이퍼 양품율은 종래 기술의 경우 0-100[%]이며, 이는 1개의 양품인 칩을 갖는 펠릿의 이용 가능한 확률이 0-100[%]에서 변동되기 때문이다. 한편, 본 발명의 실시예의 경우 웨이퍼 양품율은 100[%]인데, 그 이유는 1개의 양품인 칩을 갖는 펠릿의 이용 가능한 확률이 100[%]로 고정되어 있기 때문이며, 이 때의 실제 웨이퍼 양품율은 0[%]×0+100[%]×1+0[%]×0=100[%]와 같다. 그러므로, 본 실시예에서는 실제 웨이퍼 양품율을 향상시킬 수 있다.
표 1 및 표 2에서는 본 발명에 따른 실시예의 장점을 나타낸다. 이 장점들은 구체적으로, 집적 회로의 고밀도로 인해 양품인 칩의 이용 가능한 확률이 50%까지인 경우; 최신 기술로 인해 양품율이 낮은 경우; 제조 공정상의 실패로 인해 양품율이 낮은 경우에 달성된다.
도 6은 본 발명에 따른 제 2 실시예의 개략도이다. 도 6에서, 3개의 칩(A1, A2 및 A3)을 갖는 펠릿(1)이 칩 캐리어(3)상에 설치되어 있고, 그 칩 캐리어(3)에는 인쇄 회로(2)가 형성되어 있다. 상기 3개의 칩(A1, A2 및 A3)은 펠릿(1)의 종횡비를 최소화하도록 배치된다. 예컨대, 각 칩의 종횡비가 1:4인 경우, 그 칩을 다루기 어렵다. 3개의 칩(A1, A2 및 A3)이 도 6에 도시된 바와 같이 배치된 경우, 그 때의 펠릿(1)의 종횡비는 3:4이며, 따라서 펠릿(1)을 다루기가 쉽다. 칩(A1 및 A3)의 본딩 패드(7a 및 7c)는 펠릿(1)의 외주부에 각각 배치된다.
도 6에 도시된 반도체 장치는 다음과 같이 조립된다. 칩(A2)은 칩(A1)과 칩(A3)간에 한 방향으로 배치된다. 먼저, 칩(A1, A2 및 A3)은 펠릿(1)의 중심점을 따라 회전한 후 대칭 형태를 유지하도록 배치된다. 이 배치는 포토리소그래피와 에칭 공정을 포함하는 웨이퍼 공정을 통해 펠릿(1)을 패터닝함으로써 도통된다. 이 펠릿(1)은 펠릿(1)의 외주부에 칩(A1 및 A3)의 본딩 패드(7a 및 7c)가 배치되도록 절단·분리된다.
다음, 칩(A1 및 A3)은 상술한 실시예에와 동일한 양품 검사를 위해 펠릿(1)상에서 테스트된다. 그 결과로서 칩이 불량품인 경우, 불량품인 칩과 양품인 칩을 구별하기 쉽도록 칩상에 "잉커"를 스탬핑한다.
다음, 잉커가 칩(A1)상에 존재하는지 판단된다. 그 대답이 "아니오"라면, 이 때의 칩(A1)은 양품이다. 그러므로, 펠릿(1)은 그 상태로 이용될 수 있으며, 칩 캐리어(3)상에 설치된다. 이 때, 도 6에 도시된 바와 같이, 와이어 본딩 공정을 통해 본딩 패드(7a)와 리드(5)간이 본딩 와이어(11a)에 의해 도통된다. 와이어 본딩 후, 몰딩과 외부 리드 형성 공정이 실행되며, 타겟 반도체 장치가 완성된다.
잉커가 칩(A1)상에 존재하는지의 판단 결과로서 그 대답이 "예"인 경우, 칩(A1)은 불량품이다. 그러므로, 펠릿(1)은 그 중심점을 따라 180도 회전된다. 계속해서, 펠릿(1)은 칩(A3)의 본딩 패드(7c)가 리드(5)와 직면하도록 칩 캐리어(3)상에 설치된다.
상술한 바와 같이, 제 2 실시예의 펠릿은 웨이퍼로부터 전체적으로 절단·분리된 3개의 칩을 갖는다. 이 점에서, 제 2 실시예는 2개의 칩을 갖는 펠릿을 적용했던 제 1 실시예와는 다르다. 그러나, 후속 공정은 제 1 실시예와 동일하며, 따라서 제 2 실시예는 제 1 실시예와 동일한 수의 양호한 반도체 장치를 얻을 수 있다.
도 7은 본 발명에 따른 제 3 실시예의 개략도이다. 도 7에서, 펠릿(1)은 칩 캐리어상에 설치된 3개의 칩(A1, A2 및 A3)을 갖는다. 상기 3개의 칩(A1, A2 및 A3)은 제 2 실시예와 마찬가지로 펠릿(1)의 종횡비를 최소화하도록 배치된다. 그러나, 제 3 실시예에서, 본딩 패드(7b)는 칩(A2)의 좌측 하부에 형성된다. 따라서, 칩(A1 및 A3)에 잉커가 존재하는지를 판단한 결과로서 그 대답이 "예"라면, 이 때 칩(A1 및 A3)은 불량품이다. 이 경우, 칩(A2)이 양품인 경우, 이 때 칩(A1)을 거쳐서 펠릿(A2)의 본딩 패드(7b)와 리드(5)간에 와이어 본딩이 본딩 와이어(11)에 의해 수행된다. 이 결과, 본딩 패드 위치의 변경으로 인해 조립 상태를 변경할 필요가 있다고 할지라도, 칩(A1)이 불량품임에도 불구하고 펠릿(1)을 사용할 수 있다.
도 8은 본 발명에 따른 제 4 실시예의 개략도이다. 도 8에서, 제 1 실시예와 마찬가지로 2개의 칩(A1 및 A2)을 갖는 펠릿(1)이 배치된다. 그러나, 본 실시예에서, 본딩 패드(7b)는 칩(A2)의 좌측 하부에 형성된다. 이 경우, 그 칩(A2)이 칩(A1)의 대신에 양품이면, 칩(A2)의 본딩 패드(7b)와 리드(5)간에 본딩 와이어(11)에 의해 와이어 본딩 처리가 수행된다. 그 결과, 제 3 실시예에서와 마찬가지로 본딩 패드의 배치의 변경으로 인하여 조립 상태를 변경하는 것이 필요하더라도, 칩(A1)이 불량품임에도 불구하고 펠릿(1)을 사용할 수 있다.
상술한 바와 같이, 본 발명은 작은 면적과 작은 종횡비의 경우에 다루기 어려운 펠릿을 칩이 불량품이라도 이용할 수 있도록 한 것이다. 이와 같은 이유 때문에, 펠릿의 칩으로부터 동일한 기능과 특성을 갖는 양품인 칩을 선택할 수 있으며, 동시에 칩과 칩 캐리어상에 형성된 리드간에 와이어 본딩 처리를 할 수 있다. 따라서, 본 발명은 다수의 칩을 갖는 반도체 장치의 양품율을 향상시킨다.

Claims (7)

  1. 제 1 반도체 칩과, 상기 제 1 반도체 칩과 함께 웨이퍼로부터 절단·분리된 제 2 반도체 칩과, 상기 제 1 반도체 칩의 제 1 외주부에 형성된 제 1 본딩 패드 및, 상기 제 2 반도체 칩의 제 2 외주부에 형성된 제 2 본딩 패드를 구비하며, 상기 제 1 및 제 2 본딩 패드는 펠릿의 중심점을 따라 180도 회전한 후 대칭형태를 유지하도록 배치되는 반도체 펠릿.
  2. 제1항에 있어서, 상기 제 2 본딩 패드는 상기 제 2 반도체 칩의 제 2 외주부에 형성되며, 상기 제 2 외주부는 상기 펠릿의 중심점을 따라 상기 제 1 외주부에 대해 대칭 형태인 반도체 펠릿.
  3. 제1항에 있어서, 상기 반도체 펠릿은 제 1 반도체 칩과, 상기 제 1 반도체 칩과 함께 웨이퍼에서 절단·분리된 제 2 반도체 칩과, 상기 제 1 반도체 칩의 제 1 외주부에 형성된 제 1 본딩 패드 및, 상기 제 2 반도체 칩의 제 2 외주부에 형성된 제 2 본딩 패드를 구비하며, 상기 제 2 외주부는 상기 제 1 반도체 칩의 상기 제 1 외주부에 대응되는 반도체 펠릿.
  4. 제1항에 있어서, 상기 반도체 펠릿은, 제 1 반도체 칩과, 제 2 반도체 칩과, 상기 제 1 및 제 2 반도체 칩간에 배치된 제 3 반도체 칩과, 상기 제 1 반도체 칩의 제 1 외주부에 형성된 제 1 본딩 패드와, 상기 제 2 반도체 칩의 제 2 외주부에 형성된 제 2 본딩 패드 및, 상기 제 3 반도체 칩의 부분에 형성된 제 3 본딩 패드를 구비하며, 상기 부분은 상기 제 1 외주부에 대응하는 반도체 펠릿.
  5. 제 1 및 제 2 반도체 칩을 구비하는 각각의 펠릿을 웨이퍼로부터 절단·분리하는 단계와, 상기 제 1 및 제 2 반도체 칩이 양품인가 또는 불량품인가를 판단하여 불량품인 펠릿을 폐기하는 단계와, 상기 제 1 반도체 칩이 양품인가 또는 불량품인가를 판단하여 불량품인 제 1 반도체 칩을 갖는 펠릿을 상기 펠릿의 중심점을 따라 180도 회전시키는 단계 및, 상기 양품인 칩을 갖는 펠릿을 칩 캐리어상에 설치하는 단계를 포함하는 반도체 장치 조립 방법.
  6. 제5항에 있어서, 상기 펠릿의 소정의 칩상에 형성된 본딩 패드와 상기 칩 캐리어상에 형성된 리드간에 와이어 본딩을 수행하는 단계를 또한 포함하는 반도체 장치 조립 방법.
  7. 다수의 칩을 갖는 각각의 펠릿을 절단·분리하는 단계와, 제 1 반도체 칩이 양품인가 또는 불량품인가를 판단하여 불량품인 제 1 반도체 칩을 갖는 펠릿을 상기 펠릿의 중심점을 따라 180° 회전시키는 단계와, 상기 제 1 반도체 칩이 양품일 경우, 상기 펠릿을 그 상태로 칩 캐리어 상에 설치하는 단계 및, 상기 펠릿의 양품인 칩 상에 형성된 본딩 패드와 상기 칩 캐리어 상에 형성된 리드 간에 와이어 본딩을 수행하는 단계를 포함하는 반도체 장치 조립 방법.
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