JPS6272155A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS6272155A JPS6272155A JP60212824A JP21282485A JPS6272155A JP S6272155 A JPS6272155 A JP S6272155A JP 60212824 A JP60212824 A JP 60212824A JP 21282485 A JP21282485 A JP 21282485A JP S6272155 A JPS6272155 A JP S6272155A
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- chip
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- 239000008188 pellet Substances 0.000 claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多品種少食の集積回路（以下単にＩＣと記す。
）の製造方法に関し、特に開発費を少なくする方法に関
する。
する。
〔従来の技術ｊ
従来ＩＣの生産は同一のパターンを多数個リピートシた
フォトマスクを用いてパターン焼付けを行つかあるいに
一つのパターンをステップ＆リピート方式で焼付けする
方法で行なわれておす、一度に多数のＩ（４−作ること
で製造コスｌｆ下げて区る。
フォトマスクを用いてパターン焼付けを行つかあるいに
一つのパターンをステップ＆リピート方式で焼付けする
方法で行なわれておす、一度に多数のＩ（４−作ること
で製造コスｌｆ下げて区る。
〔発明が解決しようとする問題点Ｊ
上述した従来の方法では、少量の所要しか無い場合にな
ると作ジ丁ぎることになるので所要以外は在庫品となり
不経済である。従って所要のある友びに製造することに
なるが、長期間経過の後に製造を行う時には製造設備の
製造条件の変動があるために一回では作＃）１！れずパ
イロット試作を行なわねはならないことが多々ある。こ
れ蝶通常・製造条件の変動に対する対応策は同一のプロ
セス品の製造結果からフィードバック全かけることで行
なわれているが少食生産の場合は製造から製造までの期
間が長くフィードバックがかけられないためである。パ
イロット試作を避けるにはプロセスの安定化を計る必要
がめるが製造条件を固定するには種々のパラメータを検
討せねばならずこれではＩＣの開発費用が膨らむはかり
であった。この欠点を補う之めにウェハー上に多種類の
集積（ロ）路チップを形成した後側々のチップに切断分
離し。
ると作ジ丁ぎることになるので所要以外は在庫品となり
不経済である。従って所要のある友びに製造することに
なるが、長期間経過の後に製造を行う時には製造設備の
製造条件の変動があるために一回では作＃）１！れずパ
イロット試作を行なわねはならないことが多々ある。こ
れ蝶通常・製造条件の変動に対する対応策は同一のプロ
セス品の製造結果からフィードバック全かけることで行
なわれているが少食生産の場合は製造から製造までの期
間が長くフィードバックがかけられないためである。パ
イロット試作を避けるにはプロセスの安定化を計る必要
がめるが製造条件を固定するには種々のパラメータを検
討せねばならずこれではＩＣの開発費用が膨らむはかり
であった。この欠点を補う之めにウェハー上に多種類の
集積（ロ）路チップを形成した後側々のチップに切断分
離し。
必要なチップのみを組立てる方法があるが、分離され次
チップから不要のチップを取り除く工数や所望チップの
再配列を行う工数の発生や取り違いによる所望チップの
廃棄や不要チップの組立てが生じやすい欠点がｂった。
チップから不要のチップを取り除く工数や所望チップの
再配列を行う工数の発生や取り違いによる所望チップの
廃棄や不要チップの組立てが生じやすい欠点がｂった。
〔問題点を解決するための手段」
本発明は上述の欠点を解消するものであり、複数種類の
集積回路チップを１ブロック単位に集合させ、ブロック
毎に繰返し配列し几ウェハーを形成し、所望の特性を持
つチップ會ペレットのコーナー部に配置する様に切断・
分離する手段金有している。
集積回路チップを１ブロック単位に集合させ、ブロック
毎に繰返し配列し几ウェハーを形成し、所望の特性を持
つチップ會ペレットのコーナー部に配置する様に切断・
分離する手段金有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は不発明の一実施例になるペレッ
トの上面図である。ペレット１は４種類のチップＡ、Ｈ
，Ｃ，Ｌｌｉ含んでおり、第１図（ａｌの場合は所望チ
ップ２がＡであり、左下のコーナー部分に当る様に切断
されている。同様に力４１図（ｂ）は所望チップ２がＤ
の場合を示しており、Ｄのチップは左下のコーナー部分
に形成されている。このペレット１の形成方法は次の手
順で行なわれる。１ず第１丙に示す様に各チップ全１ブ
ロック単位に集合させ几パターンを作り、このパターン
全多数個リピートしたフォトマスク全作り、フォトリン
グラフイー技術を用いて第２図に示す様なウェハー３を
形成する。次いで所望のチップのみ全試験した後左下コ
ーナー部に所望のチップが来る様に切断・分離すれば不
発明にかかるペレット１が形成できる。このペレット１
全第３１凶に示す様にパッケージ４にマウントし、パッ
ケージ４のリード５とペレットｌ上のポンディングパッ
ド６の間ヲボンディングワイヤー７で接続子れば所望の
ＩＣが完成する。
トの上面図である。ペレット１は４種類のチップＡ、Ｈ
，Ｃ，Ｌｌｉ含んでおり、第１図（ａｌの場合は所望チ
ップ２がＡであり、左下のコーナー部分に当る様に切断
されている。同様に力４１図（ｂ）は所望チップ２がＤ
の場合を示しており、Ｄのチップは左下のコーナー部分
に形成されている。このペレット１の形成方法は次の手
順で行なわれる。１ず第１丙に示す様に各チップ全１ブ
ロック単位に集合させ几パターンを作り、このパターン
全多数個リピートしたフォトマスク全作り、フォトリン
グラフイー技術を用いて第２図に示す様なウェハー３を
形成する。次いで所望のチップのみ全試験した後左下コ
ーナー部に所望のチップが来る様に切断・分離すれば不
発明にかかるペレット１が形成できる。このペレット１
全第３１凶に示す様にパッケージ４にマウントし、パッ
ケージ４のリード５とペレットｌ上のポンディングパッ
ド６の間ヲボンディングワイヤー７で接続子れば所望の
ＩＣが完成する。
実施例によれは４種類のＩＣが切断方法を変えるだけで
形成できる。この人〜Ｄのチップはそれぞれ異なる回路
機能金もつものでも良く、あるいは機能は同一で特性が
少しずつ異なるものでも良い。またチップの形状につい
ても矩形である必要は無く例えは第１図Ｃに示す様にＥ
チップの形状でも良い。Ｇチップを使い友い場合はＧチ
ップがコーナーに米る様切断丁れは良い。
形成できる。この人〜Ｄのチップはそれぞれ異なる回路
機能金もつものでも良く、あるいは機能は同一で特性が
少しずつ異なるものでも良い。またチップの形状につい
ても矩形である必要は無く例えは第１図Ｃに示す様にＥ
チップの形状でも良い。Ｇチップを使い友い場合はＧチ
ップがコーナーに米る様切断丁れは良い。
以上説明し友ように本発明によれば不要のチップも組込
んでしまう念めムダになるチップも多くなる反面、常に
このプロセスでの製品が作られる様に製造計画を組むこ
とが出きるのでプロセスへのフィードバックをかけるこ
とが出きる。また不要チップを取り除く工数や再配列の
工数が削減でさ、取ジ違えによる不良組立ての心配も無
くなる１゜さらにチップ形状が直角をはさむ２片の厘融
が有りさえすればいかなる形状でも良く、設計の自由度
が大きい。なお実施例では４個のチップで説明し友が不
法はこれに駆足するものでは無い。ｌｆｃコーナー部を
左下として説明したがこれもパッケージに合せていかな
るコーナーでも良いことは明らかである。
んでしまう念めムダになるチップも多くなる反面、常に
このプロセスでの製品が作られる様に製造計画を組むこ
とが出きるのでプロセスへのフィードバックをかけるこ
とが出きる。また不要チップを取り除く工数や再配列の
工数が削減でさ、取ジ違えによる不良組立ての心配も無
くなる１゜さらにチップ形状が直角をはさむ２片の厘融
が有りさえすればいかなる形状でも良く、設計の自由度
が大きい。なお実施例では４個のチップで説明し友が不
法はこれに駆足するものでは無い。ｌｆｃコーナー部を
左下として説明したがこれもパッケージに合せていかな
るコーナーでも良いことは明らかである。
ＷＪ１図は本発明によるペレットの上面図、（ａ）は所
望チップがＡの場合、（ｂ）は同じくＤの場合、（Ｃ）
は向じ〈Ｅの場合である。 第２図は本発明によるペレットの配列を示すウェハーの
平面図。 第３図はペレットが組立てられた状態を示す平面図であ
る。
望チップがＡの場合、（ｂ）は同じくＤの場合、（Ｃ）
は向じ〈Ｅの場合である。 第２図は本発明によるペレットの配列を示すウェハーの
平面図。 第３図はペレットが組立てられた状態を示す平面図であ
る。
Claims (1)
- 複数種類の集積回路チップを１ブロック単位に集合させ
、ブロック毎に繰返し配列したウェハーを形成し、所望
の特性を持つチップ部をペレットのコーナー部に配置す
る様に切断分離することを特徴とする集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212824A JPS6272155A (ja) | 1985-09-25 | 1985-09-25 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212824A JPS6272155A (ja) | 1985-09-25 | 1985-09-25 | 集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6272155A true JPS6272155A (ja) | 1987-04-02 |
Family
ID=16628963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212824A Pending JPS6272155A (ja) | 1985-09-25 | 1985-09-25 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
-
1985
- 1985-09-25 JP JP60212824A patent/JPS6272155A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091156A (en) * | 1996-09-02 | 2000-07-18 | Nec Corporation | Semiconductor pellet having plural chips |
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