JPS62165963A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62165963A JPS62165963A JP61008251A JP825186A JPS62165963A JP S62165963 A JPS62165963 A JP S62165963A JP 61008251 A JP61008251 A JP 61008251A JP 825186 A JP825186 A JP 825186A JP S62165963 A JPS62165963 A JP S62165963A
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- JP
- Japan
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- block
- blocks
- chips
- polygonal shape
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 239000000758 substrate Substances 0.000 claims abstract 3
- 230000002950 deficient Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 description 2
- 101000783776 Homo sapiens Lysosomal cobalamin transporter ABCD4 Proteins 0.000 description 1
- 102100020978 Lysosomal cobalamin transporter ABCD4 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の製造方法に関するものである
。
。
従来の技術
従来の半導体集積回路ICチップは、長方形あるいは正
方形の形状、一般的には規則性のある四辺形を有してい
た。捷だ、ICの機能をいくつかの機能ブロックに分割
して作った場合にも、それぞれの機能を満足するブロッ
クの形状は長方形徒たは正方形であった。
方形の形状、一般的には規則性のある四辺形を有してい
た。捷だ、ICの機能をいくつかの機能ブロックに分割
して作った場合にも、それぞれの機能を満足するブロッ
クの形状は長方形徒たは正方形であった。
発明が解決しようとする問題点
この従来例では、機能ブロックのどれか一つに不良が発
生すると、全体のチップは不良と判定され良品の歩留υ
が悪くなっていた。たとえば、所定機能回路が4つの機
能ブ07りに分けて配置された従来の長方形又は正方形
のチップの場合には、第2図に示すように×印の機能ブ
ロックに不良があると、単一ウェハ上でのチップ良品は
5個しかとれない。
生すると、全体のチップは不良と判定され良品の歩留υ
が悪くなっていた。たとえば、所定機能回路が4つの機
能ブ07りに分けて配置された従来の長方形又は正方形
のチップの場合には、第2図に示すように×印の機能ブ
ロックに不良があると、単一ウェハ上でのチップ良品は
5個しかとれない。
本発明はこれらの欠点?改良する方法を提供することを
目的とする。
目的とする。
問題点を解決するための手段
同一ウェーハからとれる良品チップの採れ率を良くする
ために、ICチップをいくつかの機能ブロックに分け、
各ブロック間に分割の領域を設け、正しく動作する機能
ブロックを全て含む任意の多角形の形状を有するチップ
に切り出す工程をそなえたものである。
ために、ICチップをいくつかの機能ブロックに分け、
各ブロック間に分割の領域を設け、正しく動作する機能
ブロックを全て含む任意の多角形の形状を有するチップ
に切り出す工程をそなえたものである。
作用
本発明によれば、不良機能ブロックを隣接の正しく動作
する機能をブロックを選択してチップ内に取り込めるの
で、良品の採れ率を著しく改善することができる。
する機能をブロックを選択してチップ内に取り込めるの
で、良品の採れ率を著しく改善することができる。
実施例
第1図に一実施例として、4ブロツク構成のICを考え
る。X印で示すような位置に不良ブロックが存在すると
仮定すると、多角形のチップの場合には良品が8個とれ
る。これは第2図の従来例の場合の1.6倍の良品率と
なる。
る。X印で示すような位置に不良ブロックが存在すると
仮定すると、多角形のチップの場合には良品が8個とれ
る。これは第2図の従来例の場合の1.6倍の良品率と
なる。
なお、第1図の多角形状の切出しには、レーザスクライ
ブにより少し出力をアップさせるか、又はウェーハ厚み
を裏面エッチによりや\薄目に形成することにより実現
可能となる。又、良品不良品のチップ判別はX−Yマ)
IJワックスおける位置に関してパターン認識技術を
併用することにより可能となる。
ブにより少し出力をアップさせるか、又はウェーハ厚み
を裏面エッチによりや\薄目に形成することにより実現
可能となる。又、良品不良品のチップ判別はX−Yマ)
IJワックスおける位置に関してパターン認識技術を
併用することにより可能となる。
発明の効果
任意の多角形のチップにすることにより、良品の採れ率
が著しく改善される。
が著しく改善される。
第1図はABCD4ブロックからなるICチップの本実
施例における良品の形状を示す平面図、第2図は第1図
と同一の不良ブロック発生時における従来形状の良品チ
ップの状況を示す平面図である。 1〜8・・・・・・良品チップ。
施例における良品の形状を示す平面図、第2図は第1図
と同一の不良ブロック発生時における従来形状の良品チ
ップの状況を示す平面図である。 1〜8・・・・・・良品チップ。
Claims (1)
- 所要の機能を有する回路部を複数の機能ブロックに分割
して半導体基板上に反復的に配置し、不良機能ブロック
を隣接の正しく動作する機能ブロックで置換して、全て
の機能ブロックを含む任意の多角形の形状を有するチッ
プに切り出すことを特徴とする半導体集積回路の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008251A JPS62165963A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61008251A JPS62165963A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62165963A true JPS62165963A (ja) | 1987-07-22 |
Family
ID=11687914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61008251A Pending JPS62165963A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62165963A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02134844A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体ウェハのダイシング方法 |
-
1986
- 1986-01-17 JP JP61008251A patent/JPS62165963A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02134844A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | 半導体ウェハのダイシング方法 |
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