JPS62188241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62188241A JPS62188241A JP3008786A JP3008786A JPS62188241A JP S62188241 A JPS62188241 A JP S62188241A JP 3008786 A JP3008786 A JP 3008786A JP 3008786 A JP3008786 A JP 3008786A JP S62188241 A JPS62188241 A JP S62188241A
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- Japan
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000000034 method Methods 0.000 claims description 9
- 230000002950 deficient Effects 0.000 abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
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- 239000000523 sample Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造に関し、特に７スタ一スラ
イス型半導体装置の製造方法に関する。
イス型半導体装置の製造方法に関する。
従来、大面積のマスタースライス型半導体装置を製造す
る場合は、半導体装置製造の最終段階（配線形成後）に
おいて、チ・ツブ領域毎の良否を判断する方法が主とし
て用いられており、チ・？プ領域内の使用素子の１つで
も不良であれば、チップ領域全体も不良となってしまう
為、チ９プ惟域が大面積で高集積化される程、歩留は低
下するという傾向にあった〇 メモリー等で規則的パターンｔ−ｉする半導体装置の場
合は、冗長回路をあらかじめ用意することが可能である
為、歩留り低下を防止することができ、実際に実施され
ている。
る場合は、半導体装置製造の最終段階（配線形成後）に
おいて、チ・ツブ領域毎の良否を判断する方法が主とし
て用いられており、チ・？プ領域内の使用素子の１つで
も不良であれば、チップ領域全体も不良となってしまう
為、チ９プ惟域が大面積で高集積化される程、歩留は低
下するという傾向にあった〇 メモリー等で規則的パターンｔ−ｉする半導体装置の場
合は、冗長回路をあらかじめ用意することが可能である
為、歩留り低下を防止することができ、実際に実施され
ている。
上述した従来の半導体装置に冗長１路を設けるという手
段は、回路が不規則に形ｒＪ５ｔ、δれるマスタースラ
イス型の大規模な集積ｎ路に２いては困難でありかつ、
効果も少ないという理由から通常はとんど用いられ１い
ない。従って、マスタースライス型の大規模な半導体装
置は、大面積になる程歩留りが低下し、コストの上昇を
引起すという間色点がめった。
段は、回路が不規則に形ｒＪ５ｔ、δれるマスタースラ
イス型の大規模な集積ｎ路に２いては困難でありかつ、
効果も少ないという理由から通常はとんど用いられ１い
ない。従って、マスタースライス型の大規模な半導体装
置は、大面積になる程歩留りが低下し、コストの上昇を
引起すという間色点がめった。
本発明の目的は、裏造歩貿りが向上した半導体装置の製
造方法を提供する事にめる。
造方法を提供する事にめる。
本発明の半導体装置の製造方法は、回路素子群か形成さ
れたマスタースライス型半導体ウェーハのテ・ソゲ領域
を複数のプロ・ツクに分け各ブロックに仮の配線全形成
する工程と、前記各プローＩり内の回路素子の電気的特
性を測定し各プロ９りの良否を判定する工程と、前記仮
の配線を除去した後良品と判定されたプロ・ツクに配線
を形成する工程とを含んで構成される。
れたマスタースライス型半導体ウェーハのテ・ソゲ領域
を複数のプロ・ツクに分け各ブロックに仮の配線全形成
する工程と、前記各プローＩり内の回路素子の電気的特
性を測定し各プロ９りの良否を判定する工程と、前記仮
の配線を除去した後良品と判定されたプロ・ツクに配線
を形成する工程とを含んで構成される。
次に、本発明の実施例について図面？ｌｌ−奈照して説
明する。
明する。
第１図（ａｌ 、 （ｂ）は本発明の一実施例を説明す
る為の工程順に示したシリコンウェーハの平面図でるる
。
る為の工程順に示したシリコンウェーハの平面図でるる
。
第１図（ａ）に示すように、回路素子群か形成された配
線工程直前迄の、マスタースライス型のシリコンウェー
ハｌのチップ領域２には、破線のｘ印で示した工うに不
良と判定されるべき回路素子が含１れる不良素子プロ３
が存在する。
線工程直前迄の、マスタースライス型のシリコンウェー
ハｌのチップ領域２には、破線のｘ印で示した工うに不
良と判定されるべき回路素子が含１れる不良素子プロ３
が存在する。
従来はこのチップ領域２に配線上形成した後に各回ｗ！
ｒ素子の電気的特性を測定していた為、不良と判足され
た回路素子が存在するチップ領域２は。
ｒ素子の電気的特性を測定していた為、不良と判足され
た回路素子が存在するチップ領域２は。
チップに分割された時点で廃棄されていた。
次に第１図（ｂ）に示すように、チップ領域２を４個の
ブロックＡ、Ｈ，Ｃ，Ｄに分けた後、Ａｔ−？導電性レ
ジスト等により仮配線する。Ａｔを用いる場合は回路素
子にＡｔＱ用いた電極等が形成されていない事が望まし
い。
ブロックＡ、Ｈ，Ｃ，Ｄに分けた後、Ａｔ−？導電性レ
ジスト等により仮配線する。Ａｔを用いる場合は回路素
子にＡｔＱ用いた電極等が形成されていない事が望まし
い。
次に仮配線した状態で各ブロックの回路素子の電気的特
性を測定し、各ブロックの良否を判足する。例えはバイ
ポーラ型半導体装置におい′″Ｃは形成されたトランジ
スタを並列に接続し、ベース・コレクタ間、ベース・エ
ミッタ間、コレクタ・エミッタ間の耐圧、リーク電流咎
を測定しその良否を判定する。第２図（ｂ）においては
、ｘ印が付され良素子ブロックである。
性を測定し、各ブロックの良否を判足する。例えはバイ
ポーラ型半導体装置におい′″Ｃは形成されたトランジ
スタを並列に接続し、ベース・コレクタ間、ベース・エ
ミッタ間、コレクタ・エミッタ間の耐圧、リーク電流咎
を測定しその良否を判定する。第２図（ｂ）においては
、ｘ印が付され良素子ブロックである。
次に仮の配ａｔ除する。これに工りシリコンウェーハｌ
は再び第１図（ａ）に示した配線工程直前の状態に戻る
。
は再び第１図（ａ）に示した配線工程直前の状態に戻る
。
次に、第１図（ｂ）に示した各チップ省域２に配線を形
成する。この場合、チップ領域２内の各ブロックの状態
、すなわち、チップ領域２内に存在する不良素子ブロッ
ク３Ａの数とその位置に工り定められた配線用レチクル
を用いて配線を形成する。
成する。この場合、チップ領域２内の各ブロックの状態
、すなわち、チップ領域２内に存在する不良素子ブロッ
ク３Ａの数とその位置に工り定められた配線用レチクル
を用いて配線を形成する。
例えは、４個のブロックのうち１個のプロ９りが不良素
子プロ９り３Ａである場合は、この不良素子プロ・ツク
３Ａの位置により第２図（ａｌ〜（ｄｌに示したチップ
領域用の４枚のレチクルを用いる。第２図（ａ）〜（ｄ
ｌに２いて、斜線を施した部分１ｏはその部分のブロッ
クを使用しない領域、すなわち配 ４線を形成しない領
域を示している。
子プロ９り３Ａである場合は、この不良素子プロ・ツク
３Ａの位置により第２図（ａｌ〜（ｄｌに示したチップ
領域用の４枚のレチクルを用いる。第２図（ａ）〜（ｄ
ｌに２いて、斜線を施した部分１ｏはその部分のブロッ
クを使用しない領域、すなわち配 ４線を形成しない領
域を示している。
このようにして形成されたマスタースライス型の半導体
装置は、４個に分けられたチップ飴域内の全てのプロ・
ツクが不良素子ブロック３Ａと判定ちれない限り良品と
して利用する事がでさるので歩留りは向上する。
装置は、４個に分けられたチップ飴域内の全てのプロ・
ツクが不良素子ブロック３Ａと判定ちれない限り良品と
して利用する事がでさるので歩留りは向上する。
尚、上記実施例に２いては、シリコンウェーハｌ上のチ
・ソゲ領域２を４個のブロックに分りた場合について説
明したが、複数の任意のブロックに分けてもよく、その
分け方も任意に行って工い。
・ソゲ領域２を４個のブロックに分りた場合について説
明したが、複数の任意のブロックに分けてもよく、その
分け方も任意に行って工い。
以上説明したように本発明は、チップ飴域内を複数のブ
ロックに分けて仮配線ヲ行ない、ブロックごとの回路素
子の電気特性を測定して各プローＩりの良否を判定し、
全ブロックが不良と判定されない限りチップ領域に配線
を形成して半導体装置を完成させる為、製造歩留りの同
上した半導体装置が侍られるという効果がある。
ロックに分けて仮配線ヲ行ない、ブロックごとの回路素
子の電気特性を測定して各プローＩりの良否を判定し、
全ブロックが不良と判定されない限りチップ領域に配線
を形成して半導体装置を完成させる為、製造歩留りの同
上した半導体装置が侍られるという効果がある。
【図面の簡単な説明】
第１図（ａｌ 、 （ｂｌは本発明の一実施例を説明す
る為の工程順に示したシリコンウェーへの平面図、第２
図（ａｌ〜（ｄｌは不発明の一実施例に用いられる配線
用レチクルの平面図である。 １・・・・・・シリコンウェーハ、２・・・・・・チッ
プ領域、２人・・・・・・ブロック、３・・・・・・不
良素子領域、３Ａ・・・・・・不良素子ブロック、１０
・・・・・・配＆’ｔ−形成しない（ｂ） 牛１図 （α） ＣＣ） 羊 ＜ｂ） （ｃｌｔ） ２ 図
る為の工程順に示したシリコンウェーへの平面図、第２
図（ａｌ〜（ｄｌは不発明の一実施例に用いられる配線
用レチクルの平面図である。 １・・・・・・シリコンウェーハ、２・・・・・・チッ
プ領域、２人・・・・・・ブロック、３・・・・・・不
良素子領域、３Ａ・・・・・・不良素子ブロック、１０
・・・・・・配＆’ｔ−形成しない（ｂ） 牛１図 （α） ＣＣ） 羊 ＜ｂ） （ｃｌｔ） ２ 図
Claims (1)
- 回路素子群が形成されたマスタースライス型半導体ウェ
ーハのチップ領域を複数のブロックに分け各ブロックに
仮の配線を形成する工程と、前記各ブロック内の回路素
子の電気的特性を測定し各ブロックの良否を判定する工
程と、前記仮の配線を除去した後良品と判定されたブロ
ックに配線を形成する工程とを含む事を特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030087A JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61030087A JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188241A true JPS62188241A (ja) | 1987-08-17 |
| JPH0630381B2 JPH0630381B2 (ja) | 1994-04-20 |
Family
ID=12294008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61030087A Expired - Lifetime JPH0630381B2 (ja) | 1986-02-13 | 1986-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630381B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119748A (ja) * | 1983-12-01 | 1985-06-27 | Toshiba Corp | マスタスライスウエ−ハのテスト方法 |
-
1986
- 1986-02-13 JP JP61030087A patent/JPH0630381B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119748A (ja) * | 1983-12-01 | 1985-06-27 | Toshiba Corp | マスタスライスウエ−ハのテスト方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332094A (ja) * | 2000-05-22 | 2001-11-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその検査方法並びにそれを有する記録装置および通信機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630381B2 (ja) | 1994-04-20 |
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