JP3732100B2 - 半導体基板における電子回路の構造部の製造と検査のための方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板中の電子回路の少なくとも２つの構造部の製造と検査のための方法に関する。
【０００２】
【従来の技術】
このタイプの電子回路は、典型的にはウエハ、特にシリコンウエハ上の集積回路として形成されている。この集積回路は、例えばＤＲＡＭメモリセルによって形成される。ウエハは、この種のチップとして形成される多数のＤＲＡＭメモリセルからなる面状の配列構成部を含んでいる。個々のチップのチップ領域は、ウエハの有効領域を形成する。個々の有効領域は、スクライブライン、いわゆるカーフによって縁取りされている。個々のチップ領域上の電子回路の信頼性と機能性のチェックに用いられる電子回路は、前記スクライブラインにおかれている。
【０００３】
標準のＤＲＡＭメモリセルを備えたチップは通常は、固有のゲート酸化膜を備えたトランジスタの配列構成部を有している。これらのトランジスタをチェックするために、構造的に同じトランジスタが前記スクライブラインに配設される。このスクライブライン内のこれらのトランジスタは、所定の測定と検査ステップの実行のために用いられる監視と信頼性検査のための構造をなす。個々のチップのチップ領域上のトランジスタの機能性及び信頼性についての報告は、前記測定とテストステップから導出できる。
【０００４】
測定と検査ステップ中にできるだけ信頼性の高い統計的報告を得るためには、スクライブライン内にできるだけ多くのトランジスタを配置することが望ましい。しかしながらスクライブライン内に配置されるトランジスタの最大数は、ウエハ毎のチップ歩留まりをできるだけ向上させなければならない事実によって制限される。このことは、スクライブラインとして利用できる領域とそこに配置されるトランジスタの数を制限する。
【０００５】
例えばＲＡＭＢＵＳに要求される特殊なＤＲＡＭメモリセルのケースでは、そのような素子で達成すべき性能と信頼性のために複数（有利には２つ）の異なるゲート酸化膜を備えたトランジスタが要求される。
【０００６】
従ってこのような構造の検査のためには、２つの構造部の機能性と信頼性をチェックすべく小さな酸化膜と大きな酸化膜の両方を備えたトランジスタがスクライブラインに設けられなければならない。
【０００７】
標準的なＤＲＡＭメモリセルに比べて、トランジスタの種類毎に同じ数をスクライブライン内で達成するために、スクライブラインの領域は、拡大されなければならない。しかしながらこのことはチップ領域の不所望な低減を引き起こす。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、半導体基板内の基板有効領域を減少させることなく、電子回路の異なる構造部が可及的に高い信頼性で検査され得る方法を提供することである。
【０００９】
【課題を解決するための手段】
前記課題は本発明により、有効領域とスクライブラインとスクライブライン縁部からなる配列構成部が半導体基板の第１の領域に亘って延在している、第１のマスクを使用して、所定のパターンに従って第１及び第２の構造部を有効領域内に形成し、第１の構造部をスクライブライン内に形成するステップと、有効領域とスクライブラインとスクライブライン縁部からなる配列構成部が半導体基板の第２の領域に亘って延在している、第２のマスクを使用して、所定のパターンに従って第１及び第２の構造部を有効領域内に形成し、第２の構造部をスクライブライン内に形成するステップとを有し、前記第１の領域のスクライブライン内の第１の構造部と、前記第２の領域のスクライブライン内の第２の構造部をそれぞれのケースにおいて有効領域内の第１及び第２の構造部の検査に用いるようにして解決される。
【００１０】
【発明の実施の形態】
本発明の別の有利な実施例並びに改善例は従属請求項に記載される。
【００１１】
本発明による半導体基板における電子回路の少なくとも２つの構造部の製造と検査のための方法は次のようなステップからなっている。
【００１２】
有効領域とスクライブラインとスクライブライン縁部からなる配列構成部が半導体基板の第１の領域に亘って延在している、第１のマスクを使用して、所定のパターンに従って第１及び第２の構造部を有効領域内に形成し、第１の構造部をスクライブライン内に形成する。
【００１３】
有効領域とスクライブラインとスクライブライン縁部からなる配列構成部が半導体基板の第２の領域に亘って延在している、第２のマスクを使用して、所定のパターンに従って第１及び第２の構造部を有効領域内に形成する。
【００１４】
前記第１の領域のスクライブライン内の第１の構造部と、前記第２の領域のスクライブライン内の第２の構造部をそれぞれのケースにおいて有効領域内の第１及び第２の構造部の検査に用いる。
【００１５】
本発明の基本的な構想は、２つのマスクをそれぞれ第１の領域と第２の領域に使用し、同一的に構成される第１と第２の構造部を有効領域内に形成し、但しスクライブラインにはそれぞれ第１の構造部か又は第２の構造部のみを形成することにある。
【００１６】
このケースでは、半導体基板の全面に亘って、第１と第２の領域が交互に有利にはチェス盤状に分散配置される。第１の領域内では、第１の構造部のみがスクライブライン内に配設され、それによって第１の構造部のみのチェックがこの領域で行われる。但し有効領域内には第１と第２の２つの構造部が配置される。相応に第２の領域内ではスクライブラインには第２の構造部のみが配設され、それいよってここでは第２の構造部の機能性のみが検査され得る。但し第２の領域の有効領域内には第１と第２の２つの構造部が配置される。
【００１７】
このような配列構成によって、第１と第２の構造部は、別個の領域で別々に検査される。これの実質的な利点は、各ケースにおいて２つの領域の全てのスクライブライン内で電子回路の唯１つの構造のみが存在し、その結果としてスクライブライン内の構造部の数が少なく抑えられることである。このことは、スクライブラインの領域が相応に小さなサイズで実現でき、それに対して有効領域は大きなサイズで実現できることを意味する。これによって、半導体基板上の電子回路の製造における歩留まりの相当の向上が達成される。
【００１８】
それと同時に、第１の領域と第２の領域のスクライブラインにおける第１の構造部と第２の構造部の相補的な配列構成によって、２つの構造部の信頼性と機能性の十分に高度なチェック体制が保障される。第１の領域と第２の領域のチェス盤状の配列構成は、このケースにおいて特に大きな利点につながる。このようにして、各スクライブラインの第１と第２の構造部は、半導体基板の表面に亘って均一的に分散配置される。その結果、半導体基板の表面は、それぞれのケースにおいて第１の構造部と第２の構造部の検査中に均一的にカバーされる。
【００１９】
有利には、２つのマスクが技術開始フェーズ中においてのみ第１の構造部と第２の構造部の形成に使用される。半導体基板と共に製造される製品の技術開始フェーズ中では、製品の十分な規模の信頼性テストのために、それらの製品に対する測定と検査ステップの要求が益々高まる。
【００２０】
この技術開始フェーズに続く製造フェーズにおいては、測定と検査ステップの要求は比較的少なくなる。
【００２１】
このケースでは、第１及び第２の構造部の製造に対して２つのマスクの使用の代わりに、単独に変更された第１のマスクの使用が可能である。
【００２２】
この変更された第１のマスクは、第１の領域と第２の領域には分割されていない。それどころかこのマスクは、第１及び第２の構造部が全ての有効領域で形成されるように構成されている。各ケースにおいては、所定の数の第１及び第２の構造部がスクライブラインに形成され、その結果として２つの構造部が同時にスクライブラインで検査される。
【００２３】
本発明の有利な実施例によれば、第１と第２の構造部が有利にはＤＲＡＭメモリセルで使用されるトランジスタのことなるゲート酸化膜によって形成される。
【００２４】
【実施例】
次に本発明の実施例を図面に基づき以下の明細書で詳細に説明する。
【００２５】
図１及び図２には、２つのマスクの２つの領域１，２が示されている。これらは半導体基板での電子回路の製造に用いられる。この場合第１のマスクは図１に示されているように第１の領域１の配列構成からなっている。第２のマスクは、図２に示されているように第２の領域２の配列構成からなっている。これらのマスクの各々の領域１，２と半導体基板の表面は、スクライブライン４によって縁取りされたグリッド状の有効領域３に分けられている。電子回路の２つの異なる構造部５，６と、図１及び図２に示されている配列構成部は、それぞれ個別に有効領域３とスクライブライン４に形成されている。
【００２６】
半導体基板は、ＤＲＡＭメモリセルの製造に用いられるシリコンウエハから形成される。同一形状の多数のチップは、この種のシリコンウエハから得られる。それらのチップの各々に、ＲＡＭＢＵＳなどのような形状のＤＲＡＭメモリセルの配列構成部が含まれている。
【００２７】
このタイプのチップのケースでは、電子回路の異なる構造部５，６が要求され、それらはそれぞれ異なるゲート酸化膜を備えたトランジスタとして形成される。
【００２８】
図示の実施例では、２つの異なるトランジスタが設けられており、第１の構造部を形成するトランジスタは薄いゲート酸化膜を有し、第２の構造部を形成するトランジスタは厚いゲート酸化膜を有している。
【００２９】
これらの異なる第１及び第２の構造部５，６は、図１及び図２に示されているようなマスクを用いて形成される。
【００３０】
第１の構造部５の形成に対しては各トランジスタのゲート酸化膜領域に窒素注入が実行される。これに対して窒素は、図１及び図２に示されているマスクの相応の開口部を介して半導体基板内へ注入される。それに対して図１及び図２のマスクは第２の構造部６のゲート酸化膜領域が窒素注入中に覆われるように形成されている。
【００３１】
窒素注入の後では、ゲート酸化膜を形成する酸化被膜が半導体基板に塗布される。第１の構造部５を形成するトランジスタの窒素注入されたゲート酸化膜領域の場合には、この酸化被膜の成長が窒素によって遅延するように抑圧され、その結果薄いゲート酸化膜が得られる。それに対して厚いゲート酸化膜は、第２の構造部６を形成するトランジスタの窒素注入のないゲート酸化膜領域に対して得られる。
【００３２】
図１及び図２に示されている第１及び第２のマスクの各領域１，２は、同一の構造を有している。図示の実施例では、各領域１，２は、３つの有効領域３を含んでおり、これらが製造すべきチップのチップ担体に相応する。これらの有効領域３は、スクライブライン４によって縁取りされている。スクライブライン４の幅は、有効領域３の幅よりも著しく狭い。図示の実施例では、チップ領域が矩形状の横断面を有しており、それを縁取りしているスクライブライン４も同じように矩形状の輪郭を有している。
【００３３】
半導体基板から得られる個々のチップは、同一形状に形成される。それによって図１及び図２に示されているマスクの領域１，２の全ての有効領域３は、同じパターンを有し、それらが厚いゲート酸化膜と薄いゲート酸化膜を備えたトランジスタの同一形状の配列構成部を形成するのに用いられる。
【００３４】
図１及び図２に示されている第１及び第２のマスクの領域１，２は、スクライブライン４内のテスト構造部の構成で異なっている。
【００３５】
図１から明らかなように、第１のマスクのスクライブライン４は、第１の構造部５を形成する薄い酸化膜を備えたトランジスタのみがそこに配置されるように形成されている。
【００３６】
それに対して、図２による第２のマスクのスクライブライン４は、第２の構造部６を形成する厚い酸化膜を備えたトランジスタのみがそこに配置されるように形成されている。
【００３７】
信頼性と機能性の検査に対しては、所定の測定と検査ステップが、スクライブライン４の領域内に配置されたトランジスタを用いて実行される。
【００３８】
第１のマスクの第１の領域１のスクライブライン４の領域内には、薄い酸化膜を備えたトランジスタしか形成されていないので、第２の構造部６ではなくて第１の構造部５のみが検査過程において検査される。
【００３９】
相応に、第２のマスクの第２の領域２のスクライブライン４の領域内には、厚い酸化膜を備えたトランジスタしか形成されていないので、そこでは第２の構造部６のみが検査される。
【００４０】
第１のマスクの第１の領域の配列構成は、第２のマスクの第２の領域の配列構成に対して相補的に配列されている。
【００４１】
従って、第１の方法ステップでは、第１及び第２の構造部５，６が、第１のマスクの第１の領域１を用いてウエハの第１の部分領域に形成される。第２の方法ステップでは、第１及び第２の構造部５，６が、第２のマスクの第２の領域２を用いて、ウエハの第１の方法ステップ中では形成されなかった部分領域に順に形成される。
【００４２】
この場合、第１及び第２のマスクの第１及び第２の領域１，２は、それらが交互配置でウエハの表面を覆うように配列される。図３には、このタイプの配列構成の実施例が示されており、そこでは第１のマスクの第１の領域１と第２のマスクの第２の領域２がウエハ表面をチェス盤状に覆っている。
【００４３】
第１及び第２の構造部５，６は、ウエハ表面上で均一的に分散配置されている２つのマスクの第１及び第２領域１，２内で空間的に分離されて検査される。
【００４４】
このタイプの配列構成は、個々の測定品質の統計的に信頼性の高い評価を得るのに十分な数の多数の第１もしくは第２の構造部がスクライブライン４の各領域内に形成されるので特に有利である。それと同時にスクライブライン４の領域内の第１ないし第２構造部５，６のトータル的な数もスクライブライン４の領域全体を小さく保つのに十分な少なさである。
【００４５】
これらの２つのマスクは、特に技術開始フェーズにおいて用いられる。このフェーズでは、ウエハからの製造品の一連の検査の実行に先立って第１及び第２の構造部５，６の広範囲で詳細な検査が実行されなければならない。
【００４６】
この技術開始フェーズに続く製造フェーズでは、２つのマスクがいくつかのバッチ生産に対して散発的に用いられるのみである。
【００４７】
これらの２つのマスクの代わりに、変更された第１のマスクが用いられてもよい。この変更された第１のマスクの領域１′は、図４に示されている。この第１の領域１′も、その中に第１及び第２の構造部５，６のパターンが形成されている有効領域３を有している。
【００４８】
この有効領域３は、図１及び図２による２つのマスクの有効領域３と同一のものである。
【００４９】
図１及び図２によるマスクとは対照的に、図４によるマスクの場合では、各々のケースにおいて所定の数の第１と第２の構造部５，６が、スクライブライン４内に形成される。但しこれらの構造部の総数は、図１及び図２による第１及び第２のマスクのスクライブライン４内の構造部の総数に相応する。
【００５０】
図４によるマスクを用いた当該実施例では、薄いゲート酸化膜を備えた第１構造部５を形成するトランジスタの方がスクライブライン４の領域内に多く形成され、第２の構造部６の方は少ない数で形成される。
【図面の簡単な説明】
【図１】半導体基板内の電子回路の構造部の製造のための第１のマスクの第１の領域を示した図である。
【図２】電子回路の構造部の製造のための第２のマスクの第２の領域を示した図である。
【図３】図１による第１のマスクの第１の領域と図２による第２のマスクの第２の領域の、半導体基板表面に亘って分散配置状態を示した図である。
【図４】半導体基板の電子回路の構造部の製造のための変更された第１のマスク領域を示した図である。
【符号の説明】
１ 第１の領域
２ 第２の領域
３ 有効領域
４ スクライブライン
５ 第１の構造部
６ 第２の構造部

Claims (7)

1. 半導体基板中の電子回路の少なくとも２つの構造部（５，６）の製造と検査のための方法において、
   有効領域（３）とそれを縁取りしているスクライブライン（４）からなる配列構成部が半導体基板の第１の領域（１）に亘って延在している、第１のマスクを使用して、所定のパターンに従って第１及び第２の構造部（５，６）を有効領域（３）内に形成し、第１の構造部（５）をスクライブライン（４）内に形成するステップと、
   有効領域（３）とそれを縁取りしているスクライブライン（４）からなる配列構成部が半導体基板の第２の領域（２）に亘って延在している、第２のマスクを使用して、所定のパターンに従って第１及び第２の構造部（５，６）を有効領域（３）内に形成し、第２の構造部（６）をスクライブライン（４）内に形成するステップとを有し、
   前記第１の領域（１）のスクライブライン（４）内の第１の構造部（５）と、前記第２の領域（２）のスクライブライン（４）内の第２の構造部（６）をそれぞれのケースにおいて有効領域（３）内の第１及び第２の構造部（５，６）の検査に用いることを特徴とする方法。
2. 前記第１及び第２の領域（１，２）は、交互に配列され、半導体基板の全表面に亘って延在している、請求項１記載の方法。
3. 前記第１及び第２の領域（１，２）は、チェス盤状に配列されている、請求項２記載の方法。
4. 電子回路の２つの構造部（５，６）は、トランジスタの２つの異なるゲート酸化膜によって形成される、請求項１から３いずれか１項記載の方法。
5. 前記第１のマスクは、小さなゲート酸化膜を備えた第１のトランジスタの製造のために用いられ、前記第１のマスクは、後から形成されるゲート酸化膜の成長を阻止する窒素注入が、第１のトランジスタのゲート酸化領域においてゲート酸化膜の形成に先行して実行されるように形成される、請求項４記載の方法。
6. 前記第２のマスクは、大きなゲート酸化膜を備えた第２のトランジスタの製造のために用いられ、前記第２のマスクは、第２のトランジスタのゲート酸化領域においてゲート酸化膜の形成に先行して窒素注入が何も実行されないように形成される、請求項４または５記載の方法。
7. 前記電子回路は、シリコンウエハ内のＤＲＡＭ構造部の半導体基板内に形成される、請求項４から６いずれか１項記載の方法。

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