KR20010090459A - 반도체 기판내의 전자 회로 구조 제조 및 검사 방법 - Google Patents

반도체 기판내의 전자 회로 구조 제조 및 검사 방법 Download PDF

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Abstract

본 발명은 반도체 기판내에서의 전자 회로를 2개 이상의 구조(5,6)에서 제조 및 검사하는 방법에 관한 것이다. 2개의 상이한 마스크를 사용하는 2단계 방법에서, 제 1 및 제 2 구조(5,6)의 동일한 배치는 반도체 기판의 유효 영역(3)으로 제조된다. 스크라이브 라인(4)에서, 유효 영역(3)이 경계를 이루어 제 1 구조(5)만이 제 1 마스크를 사용하여 제조되고 제 2 구조(6) 만이 제 2 마스크를 사용하여 제조된다.

Description

반도체 기판내의 전자 회로 구조 제조 및 검사 방법{METHOD FOR FABRICATING AND CHECKING STRUCTURES OF ELECTRONIC CIRCUITS IN A SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판내에서 전자 회로의 2개 이상의 구조를 제조 및 검사하는 방법에 관한 것이다.
이러한 형태의 전자 회로는 전형적으로 웨이퍼, 바람직하게는 실리콘 웨이퍼 상에 집적회로로서 형성된다. 집적회로는 예를 들어 DRAM 메모리 셀에 의해 형성될 수 있다. 웨이퍼는 칩으로서 형성된 이러한 형태의 다양한 DRAM 메모리 셀의 영역 배치(arrangement)를 포함한다. 각각의 칩의 칩 영역은 웨이퍼의 유효 영역을 형성한다. 각각의 유효 영역은 소위 커프(kerf)라 불리는 스크라이브 라인(scribe line)에 의해 경계가 설정된다. 각각의 칩 영역상에 있는 전자 회로의 기능성 및 신뢰성을 검사하는데 사용되는 전자 장치는 상기 스크라이브 라인에 위치된다.
일반적으로 표준 DRAM 메모리 셀을 갖는 칩은 특정한 두께의 게이트 산화물을 갖는 트랜지스터 배치를 포함한다. 이러한 트랜지스터를 검사하기 위해, 구조적으로 동일한 트랜지스터가 스크라이브 라인에 배열된다. 스크라이브 라인에 있는 트랜지스터는 예정된 측정 및 테스트 단계를 수행하기 위해 사용되는 구조를 모니터링하여 신뢰성을 제공한다. 각각의 칩의 칩 영역상에 있는 트랜지스터의 기능성 및 신뢰성에 관한 설명은 상기 측정 및 테스트 단계에서 유추할 수 있다.
측정 및 테스트 단계 동안 가능한 신뢰성있는 통계적인 설명을 얻기 위해서, 스크라이브 라인에 가능한 다수의 트랜지스터를 위치시키는 것이 바람직하다. 그러나, 스크라이브 라인에서의 트랜지스터의 최대수는 웨이퍼당 칩 수율이 가능한 커야한다는 사실에 의해 제한된다. 이는 스크라이브 라인의 이용가능한 영역을 제한하고 따라서 스크라이브 라인에 위치되는 트랜지스터의 수가 제한된다.
RAMBUS 칩에서 요구되는 새로운 DRAM 메모리 셀의 경우에, 예를 들어, 다수의(바람직하게 2개) 상이한 두께의 게이트 산화물을 갖는 트랜지스터는 성능 및 신뢰성이 이들 소자에 대해서도 달성되어야 하기 때문에 요구된다.
따라서, 이러한 구조를 검사하기 위해서, 두껍고 얇은 두께의 게이트 산화물을 갖는 트랜지스터가 모든 구조의 기능성 및 신뢰성이 검사될 수 있도록 스크라이브 라인에 제공되어야 한다.
표준 DRAM 메모리 셀과 비교해서, 각각의 종류의 트랜지스터가 동일한 수로 스크라이브 라인에서 이용될 수 있게 하기 위해, 스크라이브 라인의 영역은 확대되어야 하며, 이는 칩 영역의 바람직하지 않은 감소를 이르게 할 수 있다.
본 발명은 반도체 기판내에서 전자 회로의 상이한 구조가 상기 기판의 유효 영역을 감소시키지 않으면서, 가능한 신뢰성있는 검사가 이루어지도록 하는 방법을 제공하는데 목적을 두고 있다.
이러한 목적은 청구항 제 1 항의 특징부에 의해 제공된다. 본 발명의 실시예 및 방법은 종속항에 설명된다.
반도체 기판내에서 전자 회로의 적어도 2개 구조를 제조 및 검사하는 본 발명의 방법은 이하의 단계를 포함한다;
제 1 마스크를 사용하며, 유효 영역의 배치를 포함하며 나중에 스크라이브 라인 경계를 설정하는 단계를 포함하는데, 상기 배치는 반도체 기판의 제 1 영역 위로 연장되고, 예정된 패턴에 따라 제 1 및 제 2 구조에 따라 유효 영역이 형성되고 제 1 구조가 스크라이브 라인에 형성된다.
제 2 마스크를 사용하며, 유효 영역의 배치를 포함하며 나중에 스크라이브 라인 경계를 설정하는 단계를 포함하는데, 상기 배치는 반도체 기판의 제 2 영역 위로 연장되고, 예정된 패턴에 따라 제 1 및 제 2 구조가 유효 영역에 형성되고 제 2 구조가 스크라이브 라인에 형성된다.
제 1 영역의 스크라이브 라인에 있는 제 1 구조 및 제 2 영역의 스크라이브 라인에 있는 구조는 유효 영역에 있는 제 1 및 제 2 구조를 검사하기 위해 각각 사용된다.
본 발명의 기본 개념은 각각 제 1 또는 제 2 영역에 있는 2개 마스크를 사용하여, 유효 영역에 동일하게 형성된 제 1 및 제 2 구조를 형성하나, 제 1 구조만이 또는 제 2 구조만이 스크라이브 라인에 형성된다는 것이다.
이러한 경우, 제 1 및 제 2 영역은 반도체 기판의 전체 표면에 걸쳐 체스보드형(chessboard like) 방식으로 교번식으로 바람직하게 분포된다. 제 1 및 제 2 구조 모두 할당된 유효 영역에 위치되지만, 제 1 영역에서는, 단지 제 1 구조만이 스크라이브 라인에 배열되어, 이들 영역에서는 제 1 영역만이 검사된다. 대응적으로, 제 1 및 제 2 구조 모두 제 2 영역의 할당된 유효 영역에 위치되지만, 제 2 영역에는 단지 제 2 구조만이 배열되어, 상기 제 2 구조만의 기능이 검사될 수 있다.
이러한 배치로 인해, 제 1 및 제 2 구조는 개별적 영역에서 개별적으로 테스트된다. 각각의 경우에 전자 회로의 1개 구조만이 양쪽 영역의 모든 스크라이브 라인에 존재하며, 결과적으로 스크라이브 라인애에 구조의 수를 작게 유지할 수 있다는 것이 주요한 장점중 하나이다. 이는 스크라이브 라인의 영역이 대응되는 작은 치수(dimension)를 취할 수 있고 유효 영역이 대응되는 큰 치수를 취할 수 있어, 반도체 기판상에서 전자 회로의 제조 수율이 대응되어 높다는 것을 의미한다.
동시에, 제 1 및 제 2 영역의 스크라이브 라인에서의 제 1 및 제 2 구조의 보완적인 배치는 모든 구조의 기능성 및 신뢰성이 충분히 신뢰성있는 고도의 공정으로 검사될 수 있게 한다. 제 1 및 제 2 영역의 체스보드형 배치는 이러한 경우에 있어 특히 장점이된다. 이러한 방식으로, 각각의 스크라이브 라인에 있는 제 1 및 제 2 구조는 반도체 기판의 표면위로 일정하게 분포되며, 결과적으로 반도체 기판의 표면은 제 1 및 제 2 구조를 검사하는 동안 일정하게 커버된다.
특히 바람직한 방법으로, 기술을 개시하는 동안에만 제 1 및 제 2 구조를 형성하는데 2개의 마스크가 사용된다. 반도체 기판을 사용하여 제조된 제품에 대해 기술을 개시하는 동안, 충분한 정도로 제품의 신뢰성을 테스트하기 위해서 상기 제품에 대한 측정 및 테스트 단계에 대한 요구사항이 증가된다.
기술을 개시를 수행에 이어 제품 상태는 측정 및 테스트 단계에서의 요구사항이 상당히 감소된다.
이 경우에, 제 1 및 제 2 구조를 제조하기 위한 2개의 마스크를 사용하는 대신에, 단일의 변형된 제 1 마스크를 사용할 수 있다.
상기 변형된 제 1 마스크는 제 1 및 제 2 영역으로 분할되지 않는다. 오히려, 마스크가 제 1 및 제 2 구조가 모든 유효 영역에서 제조되는 방식으로 형성된다. 각각의 경우에 예정된 수의 제 1 및 제 2 구조가 스크라이브 라인에 형성되고, 결과적으로 모든 구조가 스크라이브 라인에서 동시에 테스트된다.
본 발명의 바람직한 실시예에서, 제 1 및 제 2 구조는 DRAM 메모리 셀에서 바람직하게 사용되는 상이한 두께의 게이트 산화물 트랜지스터에 의해 형성된다.
본 발명은 이하 도면을 참조로 설명한다.
도 1은 반도체 기판내의 전자 회로 구조의 제조를 위한 제 1 마스크의 제 1 영역의 개략도.
도 2는 전자 회로 구조의 제조를 위한 제 2 마스크의 제 2 영역의 개략도.
도 3은 반도체 기판의 표면 위로 도 1에 따른 제 1 마스크의 제 1 영역 및 도 2에 따른 제 2 마스크의 제 2 영역의 분포도.
도 4는 반도체 기판내의 전자 회로 구조 제조를 위한 변형된 제 1 마스크 영역의 개략도.
* 도면의 주요부호에 대한 부호의 설명*
1, 2 : 마스크 영역 3 : 유효 영역
4 : 스크라이브 라인 5 : 제 1 구조
5 : 제 2 구조
도 1과 도 2는 반도체 기판내의 전자 회로를 제조하기 위한 2개의 마스크의 2개 영역(1,2)을 개략적으로 나타낸다. 이 경우에, 제 1 마스크는 도 1에 따른 제 1 영역(1) 배치를 포함한다. 제 2 마스크는 도 2에 따른 제 2 영역(2) 배치를 포함한다. 각각의 마스크 영역(1, 2) 및 반도체 기판의 표면은 스크라이브 라인(4)에 의해 경계된 유효 면적(3)의 그리드로 세부분할된다. 도 1 및 도 2에 개략적으로 도시된 배치의 전자 회로의 2개의 상이한 구조(5,6)는 각각의 유효 면적(3) 및 스크라이브 라인(4) 영역에 형성된다.
반도체 기판은 DRAM 메모리 셀의 제조를 위해 사용되는 실리콘 웨이퍼에 의해 형성된다. 다수가 동일하게 형성된 칩은 이러한 유형의 실리콘 웨이퍼로부터 얻어진다. 상기 칩 각각은 DRAM 메모리 셀 배치를 포함하며 바람직하게 RAMBUS 등을 형성한다.
이러한 형태의 칩에 있어서, 전자 회로의 상이한 구조(5,6)는, 특히 상이한 두께의 게이트 산화물을 갖는 트랜지스터로서 형성되는 경우 요구된다.
본 실시예에서, 얇은 게이트 산화층을 갖는 제 1 구조를 형성하는 트랜지스터와 두꺼운 게이트 산화층을 갖는 제 2 구조를 형성하는 트랜지스터의 2개의 상이한 트랜지스터가 제공된다.
상이한 제 1 및 제 2 구조(5, 6)는 도 1 및 도 2에 따른 마스크를 사용하여 제조된다.
제 1 구조(5)를 형성하기 위해, 각각의 트랜지스터의 게이트 산화물 영역에서 질소 주입이 행해진다. 이를 위해, 질소는 도 1 및 도 2에 따른 마스크에서 해당 개구를 통해 반도체 기판속으로 주입된다. 대조적으로, 도 1 및 도 2에 따른 마스크는 제 2 구조(6)를 형성하는 게이트 산화 영역의 게이트 산화물 영역이 질소를 주입하는 동안 커버되는 방식으로 형성된다.
질소를 주입한 후에, 게이트 산화층을 형성하는 산화층이 반도체 기판에 형성된다. 제 1 구조(5)를 형성하는 트랜지스터의 질소가 주입된 게이트 산화 영역의 경우, 질소로 인해 방해되고 억제된 방식으로 산화층이 성장하여, 결과적으로 얇은 게이트 산화층이 얻어진다. 대조적으로, 두꺼운 게이트 산화층은 제 2 구조(6)를 형성하는 트랜지스터의 질소가 주입되지 않은 게이트 산화 영역에 대해서 얻어진다.
도 1 및 도 2에 도시된 제 1 및 제 2 마스크의 영역(1,2)은 각각 동일한 구성을 갖는다. 본 실시예에서, 각각의 영역(1,2)은 3개의 유효 영역(3)을 포함하며, 이는 제조되는 칩의 칩 캐리어와 대응된다. 이러한 유효 영역(3)은 스크라이브 라인(4)에 의해 경계가 정해진다. 스크라이브 라인(4)의 폭은 유효 영역(3)의 폭보다 상당히 좁다. 본 실시예에서, 칩 영역은 직사각형 단면이며, 이들을 경계를 정하는 스크라이브 라인(4) 또한 직사각형 형상이다.
반도체 기판으로부터 얻어진 각각의 칩은 동일하게 형성된다. 도 1 및 도 2에 따른 마스크 영역(1,2)의 모든 유효 영역(3)은 각각의 경우에 두껍고 얇은 게이트 산화층을 갖는 동일한 트랜지스터를 형성하도록 사용되는 동일한 패턴을 갖는다.
도 1 및 도 2에 도시된 제 1 및 제 2 마스크 영역(1,2)은 스크라이브 라인(4)에서 테스트 구조의 형성과 상이하다.
도 1에서 알 수 있듯이, 제 1 마스크의 스크라이브 라인(4)은 제 1 구조(5)를 형성하고 두꺼운 게이트 산화층을 갖는 트랜지스터만이 배열되는 방식으로 형성된다.
신뢰성과 기능성을 검사하기 위해, 예정된 측정 및 테스트 단계는 스크라이브 라인(4)의 영역에 위치된 트랜지스터를 사용하여 행해진다.
얇은 게이트 산화층을 갖는 트랜지스터만이 제 1 마스크의 제 1 영역(1)의 스크라이브 라인(4) 영역에서 제조되기 때문에, 제 2 구조(6)가 아닌 제 1 구조(5)만이 검사 과정 동안 검사된다.
대응적으로, 두꺼운 게이트 산화층을 갖는 트랜지스터만이 제 2 마스크의 제 2 영역(2)의 스크라이브 라인(4) 영역에서 제조되어, 결과적으로 제 2 구조(6)만이 검사된다.
제 1 마스크는 제 2 마스크의 제 2 영역(2)의 배치(arrangement)에 보완적으로 배열되는 제 1 영역의 제 1 영역(1) 배치를 포함한다.
결과적으로, 제 1 방법 단계에서, 제 1 및 제 2 구조(5,6)는 웨이퍼의 제1부분 영역에 제 1 마스크의 제 1 영역(1)을 사용하여 제조될 수 있다. 제 2 방법 단계에서, 제 1 및 제 2 구조(5,6)는 결국 제 1 방법 단계 동안 제조되지 않는 웨이퍼의 부분 영역에서 제 2 마스크의 제 2 영역을 사용하여 제조된다.
이러한 경우에, 제 1 및 제 2 마스크의 제 1 및 제 2 영역(1,2)은 이들 영역이 교번식 배치에서 웨이퍼 표면을 커버하는 방식으로 배열된다. 도 3은 제 1 마스크의 제 1 영역(1) 및 제 2 마스크의 제 2 영역(2)이 체스보드(chessboard)와 같은 웨이퍼 표면을 커버하는 형태의 배치의 실시예를 나타낸다.
제 1 및 제 2 구조(5,6)는 웨이퍼 표면에 균일하게 분포되는 2개 마스크의 제 1 및 제 2 영역(1,2)에서 공간적으로 개별적으로 검사된다.
이러한 형태의 배치는 스크라이브 라인(4)의 영역 각각에서는 제 1 및 제 2 구조(5,6)의 수가 충분히 크기 때문에 각각의 측정량의 신뢰성있는 통계학상의 값을 얻는데 있어 특히 바람직하다. 동시에, 스크라이브 라인(4) 영역에서의 제 1 및 제 2 구조(5,6)의 전체수는 스크라이브 라인(4)의 전체 영역이 작게 유지될 수 있도록 충분히 작다.
이들 2개의 마스크는 특히 웨이퍼로부터 이루어지는 검사를 연속적으로 하기 이전에 제 1 및 제 2 구조(5,6)의 넓고 세부적인 검사를 행하는 기술 개시 동안 사용된다.
기술 개시를 수행하는 제조 단계에서, 2개 마스크는 몇몇개의 제조 배치(batch)에 대해서 산발적으로(sporadically) 사용되는 것이 바람직하다.
2개 마스크 대신에 변형된 제 1 마스크가 사용된다. 변형된 제 1 마스크 영역(1')을 도 4에 나타냈다.
다시한번 제 1 영역(1)은 제 1 및 제 2 구조(5,6) 패턴이 다시 형성되는 유효 영역(3)을 갖는다.
이들 유효 영역(3)은 도 1과 도 2에 따라 2개 마스크의 유효 영역(3)과 동일하다.
도 1과 도 2에 따른 마스크와 비교해서, 도 4에 따른 마스크의 경우에, 제 1 구조 및 제 2 구조(5,6)의 예정된 수가 스크라이브 라인(4)에 형성되고, 이러한 구조의 전체 수는 도 1 및 도 2에 따른 제 1 및 제 2 마스크의 스크라이브 라인(4)에서의 전체 구조의 수에 대응한다.
본 실시예에서, 도 4에 따른 마스크를 사용하여, 제 1 구조(5)를 형성하고 얇은 게이트 산화층을 갖는 트랜지스터가 스크라이브 라인(4) 영역에서 제조되는 반면, 제 2 구조(6)의 소수만이 제조된다.
본 발명에 따라 반도체 기판내에서 전자 회로의 상이한 구조가 상기 기판의 유효 영역을 감소시키지 않으면서, 가능한 신뢰성있는 검사가 이루어진다.

Claims (9)

  1. 반도체 기판내에서 전자 회로의 적어도 2개 구조(5,6)를 제조하고 검사하는 방법에 있어서,
    제 1 마스크를 사용하며, 유효 영역(3)의 배치를 포함하고 나중에 스크라이브 라인(4)의 경계를 설정하는 단계를 포함하는데, 상기 배치는 반도체 기판의 제 1 영역(1,2) 너머로 연장되며, 예정된 패턴에 따라 제 1 및 제 2 구조(5,6)는 유효 영역(3)에 형성되고 제 1 구조(5)는 스크라이브 라인(4)에 형성되며,
    제 2 마스크를 사용하며, 유효 영역(3)의 배치를 포함하고 나중에 스크라이브 라인(4)의 경계를 설정하는 단계를 포함하는데, 상기 배치는 반도체 기판의 제 2 영역(2) 너머로 연장되고, 예정된 패턴에 따라 제 1 및 제 2 구조(5,6)는 유효 영역(3)에 형성되고 제 2 구조(6)는 스크라이브 라인(4)에 형성되며,
    제 1 영역(1)에서의 스크라이브 라인(4)의 제 1 구조(5) 및 제 2 영역(2)에서의 스크라이브 라인(4)의 제 2 구조(6)는 유효 영역(3)에서 제 1 및 제 2 구조(5,6)를 검사하기 위해 사용되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 영역(1,2)은 교번식으로 배열되고 상기 반도체 기판의 전체 표면 위로 연장되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 영역(1,2)은 체스보드형으로 배열되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 제 1 및 제 2 마스크는 기술을 개시하는 동안 사용되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  5. 제 4 항에 있어서, 기술 개시에 따른 제조 단계 동안, 제 1 및 제 2 마스크는 반도체 기판의 선택된 배치(batch)를 산발적으로 테스트하는데에만 사용되며, 다른 방법으로 단지 변형된 제 1 마스크가 유효 영역(3)의 배치를 갖고 나중에 스크라이브 라인(4)의 경계를 설정하는데 사용되며, 상기 배치는 반도체 기판 너머로 연장되며, 예정된 패턴의 제 1 및 제 2 구조(5,6)가 유효 영역(3)에 형성되며, 각각의 경우 예정된 수의 제 1 및 제 2 구조(5,6)는 스크라이브 라인(4)에 형성되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  6. 제 1 항 내지 제 6 항중 어느 한 항에 있어서, 전자 회로의 2개 구조(5,6)는 2개의 상이한 게이트 산화 두께의 트랜지스터에 의해 형성되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  7. 제 6 항에 있어서, 제 1 마스크는 얇은 두께의 게이트 산화물을 갖는 제 1 트랜지스터를 제조하는데 사용되며, 제 1 마스크는 게이트 산화층의 형성 이전에 제 1 트랜지스터의 게이트 산화 영역에서 질소 주입을 행하여 주입이 차후 형성되는 게이트 산화층의 성장을 방해하는 방식으로 형성되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  8. 제 6 항 또는 제 7 항에 있어서, 제 2 마스크는 두꺼운 두께의 게이트 산화물을 갖는 제 2 트랜지스터를 제조하는데 사용되며, 제 2 마스크는 게이트 산화층을 형성하기 이전에 제 2 트랜지스터의 게이트 산화 영역에서 질소 주입을 행하지 않는 방식으로 형성되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
  9. 제 6 항 내지 제 8 항중 어느 한 항에 있어서, 전자 장치는 실리콘 웨이퍼내의 DRAM 구조의 반도체 기판에 형성되는 것을 특징으로 하는 전자 회로 구조 제조 및 검사 방법.
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