JPH02307266A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02307266A JPH02307266A JP12940789A JP12940789A JPH02307266A JP H02307266 A JPH02307266 A JP H02307266A JP 12940789 A JP12940789 A JP 12940789A JP 12940789 A JP12940789 A JP 12940789A JP H02307266 A JPH02307266 A JP H02307266A
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- JP
- Japan
- Prior art keywords
- unused
- integrated circuit
- wafer
- semiconductor integrated
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- Pending
Links
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- 238000000034 method Methods 0.000 claims abstract description 11
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- 238000010586 diagram Methods 0.000 description 8
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- 238000004458 analytical method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はマスタースライス方式の半導体集積回路に係り
、より詳しくは当該集積回路の製造履歴を簡単に把握す
る技術に関する。
、より詳しくは当該集積回路の製造履歴を簡単に把握す
る技術に関する。
〔従来の技術］
従来は一枚のウェハー内の有効領域内の数チップを犠牲
にして、遅延回路、リングオシレーク。
にして、遅延回路、リングオシレーク。
及びエツチングモニター等をｔｉ４成し、当該要素の特
性を測定する事で、ウェハー内の全チップの特［生を代
用する事しか出来なかった。
性を測定する事で、ウェハー内の全チップの特［生を代
用する事しか出来なかった。
［発明が解決しようとする課題１
従来の方式は一枚のウェハー内の数チップの特ＩＮｉを
測定する事で、全チップの特性を代用していた。当該方
式では、最近の大口径化するウェハー内の全チップの特
性を、特定箇所に配置されたテストチップの特［生だけ
で代用する事は非常に危険である事、更には市場に出回
った後、不具合が発見された時など、より詳しい解析を
したくても、当該特性保障用テストチップがない為、解
析に大変な時間と労力が費やされる等の不都合があった
。そこで本発明の目的は以上のような欠点を除去し、チ
ップサイズの増加を招く事なく、ウェハーの製造履歴を
把１屋できる手段を提供する事にある。
測定する事で、全チップの特性を代用していた。当該方
式では、最近の大口径化するウェハー内の全チップの特
性を、特定箇所に配置されたテストチップの特［生だけ
で代用する事は非常に危険である事、更には市場に出回
った後、不具合が発見された時など、より詳しい解析を
したくても、当該特性保障用テストチップがない為、解
析に大変な時間と労力が費やされる等の不都合があった
。そこで本発明の目的は以上のような欠点を除去し、チ
ップサイズの増加を招く事なく、ウェハーの製造履歴を
把１屋できる手段を提供する事にある。
〔課題を解決するための手段１
本発明は上記課題を解決する烏、未使用の入出力領域、
又は内部領域に、チップザイズの増加を招く事なしに、
遅延回路、リングオシレークやエンチングモニターパタ
ーンを挿入する事で、出荷後の市場クレーム時にも容易
に、当該チップのウェハープロセスの素姓を確認できる
手段を提供する。
又は内部領域に、チップザイズの増加を招く事なしに、
遅延回路、リングオシレークやエンチングモニターパタ
ーンを挿入する事で、出荷後の市場クレーム時にも容易
に、当該チップのウェハープロセスの素姓を確認できる
手段を提供する。
〔実 施 例１
以下図面に従って本発明の詳細な説明する。
第１図は、従前のマスタースライス方式による半導体集
積回路の１既念図である。周辺部に入出力セル１が配置
され、その内側に内部セル２が配置され、入出力セル１
個に対して１個のバッド３が対応している。第２図は配
線材５によって、内部セル２間を接続し所望の論理機能
を実現させた概念図であり、６は未使用人出力領域、７
は未使用内部領域を示している。マスタースライス方式
半導体集積回路は、開発品種に応して、通常４枚の配線
用ガラスマスクを切り換えて、所望の論理機能を実現す
る集積回路を実現する設計手法であり、電子計算機によ
る自動配置配線処理を前提としている為、通常使用効率
は７０〜８０％位であり、換言すれば２０〜３０％の未
使用入出力領域、及び内部セル領域が存在する事になる
。本発明は上記点を考慮し、未使用領域を有効に使用す
る手段を提供するものである。第３図は本発明による、
上記未使用人出力セル６、及び未使用内部セルフを使用
して、ウェハープロセスの製造履歴を調査、確認する為
−構成要素図であり、第３図（ａ）はバッファ８を多段
接続した伝ＩＲ９遅延測定用回路図であり、人力セル９
、出力セル１ｏを付加しである。入力端子１１がら出力
端子１２までの遅延量を測定すればｌ・ランジスタの特
性が把握できる。製造プロセスのバラツキを考Ｌｍし、
遅延１ｊｊｌｌ定用回路の伝搬遅延量の最大、最小値を
設定しておけば、トランジスタの作り込みに係る製造条
件の異常を簡単に検出できる。第３図（ｂ）は、エツチ
ングモニター用パターン図であり、種々のパターン幅１
３とスペース１４を有するパターンを用意しておけば、
ウェハー製造時のエツチングの精度が確認できる。更に
は以上説明した事から容易に推察できるが、一層目配線
材と二層目配線材の接触抵抗、或は一層目配線材と拡散
との接触抵抗等、製造上必要と思われるパラメータ抽出
用の要素を未使用人出力セル６、及び未使用内部セルフ
に配置しておけば、あらゆる製造条件が把握できＬＳＩ
の試験及び解析に絶大な威力を発揮する。
積回路の１既念図である。周辺部に入出力セル１が配置
され、その内側に内部セル２が配置され、入出力セル１
個に対して１個のバッド３が対応している。第２図は配
線材５によって、内部セル２間を接続し所望の論理機能
を実現させた概念図であり、６は未使用人出力領域、７
は未使用内部領域を示している。マスタースライス方式
半導体集積回路は、開発品種に応して、通常４枚の配線
用ガラスマスクを切り換えて、所望の論理機能を実現す
る集積回路を実現する設計手法であり、電子計算機によ
る自動配置配線処理を前提としている為、通常使用効率
は７０〜８０％位であり、換言すれば２０〜３０％の未
使用入出力領域、及び内部セル領域が存在する事になる
。本発明は上記点を考慮し、未使用領域を有効に使用す
る手段を提供するものである。第３図は本発明による、
上記未使用人出力セル６、及び未使用内部セルフを使用
して、ウェハープロセスの製造履歴を調査、確認する為
−構成要素図であり、第３図（ａ）はバッファ８を多段
接続した伝ＩＲ９遅延測定用回路図であり、人力セル９
、出力セル１ｏを付加しである。入力端子１１がら出力
端子１２までの遅延量を測定すればｌ・ランジスタの特
性が把握できる。製造プロセスのバラツキを考Ｌｍし、
遅延１ｊｊｌｌ定用回路の伝搬遅延量の最大、最小値を
設定しておけば、トランジスタの作り込みに係る製造条
件の異常を簡単に検出できる。第３図（ｂ）は、エツチ
ングモニター用パターン図であり、種々のパターン幅１
３とスペース１４を有するパターンを用意しておけば、
ウェハー製造時のエツチングの精度が確認できる。更に
は以上説明した事から容易に推察できるが、一層目配線
材と二層目配線材の接触抵抗、或は一層目配線材と拡散
との接触抵抗等、製造上必要と思われるパラメータ抽出
用の要素を未使用人出力セル６、及び未使用内部セルフ
に配置しておけば、あらゆる製造条件が把握できＬＳＩ
の試験及び解析に絶大な威力を発揮する。
［発明の効果１
本発明を応用する事により、今後予想される集積回路の
大規模化、複雑化に対して、ウェハープロセスの異常を
高価なＬＳＩテスターを使用しなくても、検出する事が
可能となり、今後加速的に増大するウェハーの試験コス
トの大幅な低減が可能となる。
大規模化、複雑化に対して、ウェハープロセスの異常を
高価なＬＳＩテスターを使用しなくても、検出する事が
可能となり、今後加速的に増大するウェハーの試験コス
トの大幅な低減が可能となる。
第１図は従来のマスタースライス方式半導体集積回路の
概念図である。 第２図は配線材により、内部セル間を接続し所望の論理
機能を実現した１既念図である。 第３図（ａ）は伝搬遅延測定用回路図である。 第３図（ｂ）はエツチングモニター用パターン図である
。 ■・ 人出力セル ２・ ・内部セル ３・・・パッド ４・・・配線用チャンネル領域 ５・・・配線材 ６・・ 未使用人出力セル ７ ・・未使用内部セル ８・・・使用入出力セル ９ ・・使用内部セル １０・・・バッファ １１・・ 入力セル １２・・ 出力セル １３・ ・入力端子 １４・ ・出力端子 １５・・・バクーン幅 １６・・・パターンスペース 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１ ビ ５ｆ １ 回
概念図である。 第２図は配線材により、内部セル間を接続し所望の論理
機能を実現した１既念図である。 第３図（ａ）は伝搬遅延測定用回路図である。 第３図（ｂ）はエツチングモニター用パターン図である
。 ■・ 人出力セル ２・ ・内部セル ３・・・パッド ４・・・配線用チャンネル領域 ５・・・配線材 ６・・ 未使用人出力セル ７ ・・未使用内部セル ８・・・使用入出力セル ９ ・・使用内部セル １０・・・バッファ １１・・ 入力セル １２・・ 出力セル １３・ ・入力端子 １４・ ・出力端子 １５・・・バクーン幅 １６・・・パターンスペース 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）１ ビ ５ｆ １ 回
Claims (1)
- 複数の基本素子集合が配列され、配線層によって、該基
本素子間が接続されてなるマスタースライス方式の半導
体集積回路装置において、未使用の入出力領域、或は未
使用の内部信号領域（以下内部領域と記す）に、リング
オシレークー、遅延回路、及びエッチングモニターパタ
ーン等、ウェハープロセスの製造履歴が確認できる要素
を挿入したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940789A JPH02307266A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940789A JPH02307266A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02307266A true JPH02307266A (ja) | 1990-12-20 |
Family
ID=15008784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12940789A Pending JPH02307266A (ja) | 1989-05-23 | 1989-05-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02307266A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121521A (ja) * | 1991-10-29 | 1993-05-18 | Komatsu Electron Metals Co Ltd | 半導体ウエハ製造装置および製造方法 |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| US5792673A (en) * | 1995-01-31 | 1998-08-11 | Yamaha Corporation | Monitoring of eching |
| US7200824B1 (en) * | 2004-11-16 | 2007-04-03 | Altera Corporation | Performance/power mapping of a die |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657038A (en) * | 1979-10-15 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Photomask for integrated circuit |
| JPS6127631A (ja) * | 1984-07-17 | 1986-02-07 | Nec Corp | 半導体装置 |
| JPS6221502A (ja) * | 1985-07-22 | 1987-01-29 | 南機械株式会社 | 単板の仕組装置 |
| JPS6484637A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Master slice type semiconductor device |
-
1989
- 1989-05-23 JP JP12940789A patent/JPH02307266A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5657038A (en) * | 1979-10-15 | 1981-05-19 | Matsushita Electric Ind Co Ltd | Photomask for integrated circuit |
| JPS6127631A (ja) * | 1984-07-17 | 1986-02-07 | Nec Corp | 半導体装置 |
| JPS6221502A (ja) * | 1985-07-22 | 1987-01-29 | 南機械株式会社 | 単板の仕組装置 |
| JPS6484637A (en) * | 1987-09-28 | 1989-03-29 | Nec Corp | Master slice type semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121521A (ja) * | 1991-10-29 | 1993-05-18 | Komatsu Electron Metals Co Ltd | 半導体ウエハ製造装置および製造方法 |
| JPH05121515A (ja) * | 1991-10-30 | 1993-05-18 | Fujitsu Ltd | 半導体集積回路 |
| US5792673A (en) * | 1995-01-31 | 1998-08-11 | Yamaha Corporation | Monitoring of eching |
| US7200824B1 (en) * | 2004-11-16 | 2007-04-03 | Altera Corporation | Performance/power mapping of a die |
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