JPS58144A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58144A JPS58144A JP9738881A JP9738881A JPS58144A JP S58144 A JPS58144 A JP S58144A JP 9738881 A JP9738881 A JP 9738881A JP 9738881 A JP9738881 A JP 9738881A JP S58144 A JPS58144 A JP S58144A
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- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- monitoring
- transistor
- manufacturing process
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にウェハ状態の半導体装置に関
する。
する。
一般に、半導体装置を製造する場合、１枚のウェハに多
数のチップを形成し、ウェハ状態の製造工程がすべて完
了した後に、ウニ・Ｚを各チップ毎に切断し、次に、各
チップ毎にバクケージに組立てて完成品となる。このよ
うにして半導体装置が完成するが、それまでには種々の
検査が行われることはもちろんであるが、さらにウェハ
状態においては、半導体装置の歩留向上のために製造プ
ロセスの監視が必要である。このため、従来、製造プロ
セスのモニタリング専用の素子、たとえば数種類のトラ
ンジスタ素子あるいは抵抗素子等が各チップ毎に設けら
れている。このようなモニタリング用素子の電気的特性
を測定することによって製造プロセスを監視すると共に
、これＫよす得られたデータを半導体装置の歩留向上お
よび半導体装置の開発等に役立てている。
数のチップを形成し、ウェハ状態の製造工程がすべて完
了した後に、ウニ・Ｚを各チップ毎に切断し、次に、各
チップ毎にバクケージに組立てて完成品となる。このよ
うにして半導体装置が完成するが、それまでには種々の
検査が行われることはもちろんであるが、さらにウェハ
状態においては、半導体装置の歩留向上のために製造プ
ロセスの監視が必要である。このため、従来、製造プロ
セスのモニタリング専用の素子、たとえば数種類のトラ
ンジスタ素子あるいは抵抗素子等が各チップ毎に設けら
れている。このようなモニタリング用素子の電気的特性
を測定することによって製造プロセスを監視すると共に
、これＫよす得られたデータを半導体装置の歩留向上お
よび半導体装置の開発等に役立てている。
しかしながら、上述の従来形におりてけ、モニタリング
用素子がチップ毎に設けられているので、パッケージに
組立てられた後であっても、パブケージを分解して所定
の処理をすればモニタリング素子の電気的特性を測定す
ることが可能であり、従って、半導体装置の製造プロセ
ス上の技術が第三者に知れる可能性があるとかう問題点
があった。
用素子がチップ毎に設けられているので、パッケージに
組立てられた後であっても、パブケージを分解して所定
の処理をすればモニタリング素子の電気的特性を測定す
ることが可能であり、従って、半導体装置の製造プロセ
ス上の技術が第三者に知れる可能性があるとかう問題点
があった。
本発明の目的は、モニタリング用素子のパッドの少なく
とも１つを隣接したチップに設けるという構想にもとづ
き、ウェハ状態ではモニタリング用素子の測定は可能で
あるが、切断されたチップ状態ではモニタリング用素子
の測定を不可能にし、従って、半導体装置の製造プロセ
ス上の技術が第三者に知れる可能性を小さくシ、前述の
従来形における問題点を解決することにある。
とも１つを隣接したチップに設けるという構想にもとづ
き、ウェハ状態ではモニタリング用素子の測定は可能で
あるが、切断されたチップ状態ではモニタリング用素子
の測定を不可能にし、従って、半導体装置の製造プロセ
ス上の技術が第三者に知れる可能性を小さくシ、前述の
従来形における問題点を解決することにある。
以下、図面により本発明を従来形と比較して説明する。
第１図は一般的なウェハ状態の半導体装置のレイアウト
図である。＠１図において、ウェハ状態の半導体＃（ｔ
Ｋは、チップ１１．１２・・・・、２１゜２２、・・・
がマトリクス状に配列されている。各チップ間には、切
断用のスクライプラインエリアＳＲ１，ＳＲ２，・・・
・が行方向Ｋｄ′けられ、また、スクライブラインＳＣ
１，８Ｃ２、・・・・が列方向に設けられている。ウェ
ハ状帽の半導体装置はウェハ製造プロセスがすべて完了
後に、スクライプラインエリアＳＲ１，ＳＲ２，・・・
弓Ｓ Ｃ１’、 ８ Ｃ２゜・・・・において切断され
、各チップは分離される。
図である。＠１図において、ウェハ状態の半導体＃（ｔ
Ｋは、チップ１１．１２・・・・、２１゜２２、・・・
がマトリクス状に配列されている。各チップ間には、切
断用のスクライプラインエリアＳＲ１，ＳＲ２，・・・
・が行方向Ｋｄ′けられ、また、スクライブラインＳＣ
１，８Ｃ２、・・・・が列方向に設けられている。ウェ
ハ状帽の半導体装置はウェハ製造プロセスがすべて完了
後に、スクライプラインエリアＳＲ１，ＳＲ２，・・・
弓Ｓ Ｃ１’、 ８ Ｃ２゜・・・・において切断され
、各チップは分離される。
第２図は従来９ウヱハ状態の半導体装置のモニタリング
用素子のレイアート図である。第２図においては、谷チ
ップがモニタリング用として、トランジスタＱおよび抵
抗Ｒ１，Ｒ２を具備しているものとする。九とえはチッ
プ２２において、トランジスタＱ（ただし、ＭＯＳ形）
のデバイス構造はチップ２２内に形成されると共に、ド
レイン電極用パッドＰ１、ソース電極用パッドＰ２
およびゲート電極用パッドＰ５もチップ２２内に形成さ
れている。さらに、抵抗Ｒ１，Ｒ２４たとオーは不純物
拡散層としてチップ２２内に形成されると共に、パッド
Ｐ４．Ｐ５．Ｐ４．Ｐ７ もチップ２２内に形成されて
いる。従って、このウェハ状柳では（パッドＰ１．Ｐ２
．・・・・、Ｐ７ に試験用プローブを接触させること
によりトランジスタＱの電気的特性および抵抗Ｒ１，Ｒ
２の値を測定することができる。しかしながら、スクラ
イプラインエリアにおいて各チップが切断分離された後
であっても、パッドＰ１．．Ｐ２．・・・・、Ｐ７ に
試験用グローブを接触させることは可能であり、従って
、各チップがパッケージに組立てられ九後であってもモ
ニタリング用素子ＱおよびＲ１，Ｒ２の測定が可能とな
り、この結果、製造プロセス上の技術が第三者に洩れる
可能性がある。
用素子のレイアート図である。第２図においては、谷チ
ップがモニタリング用として、トランジスタＱおよび抵
抗Ｒ１，Ｒ２を具備しているものとする。九とえはチッ
プ２２において、トランジスタＱ（ただし、ＭＯＳ形）
のデバイス構造はチップ２２内に形成されると共に、ド
レイン電極用パッドＰ１、ソース電極用パッドＰ２
およびゲート電極用パッドＰ５もチップ２２内に形成さ
れている。さらに、抵抗Ｒ１，Ｒ２４たとオーは不純物
拡散層としてチップ２２内に形成されると共に、パッド
Ｐ４．Ｐ５．Ｐ４．Ｐ７ もチップ２２内に形成されて
いる。従って、このウェハ状柳では（パッドＰ１．Ｐ２
．・・・・、Ｐ７ に試験用プローブを接触させること
によりトランジスタＱの電気的特性および抵抗Ｒ１，Ｒ
２の値を測定することができる。しかしながら、スクラ
イプラインエリアにおいて各チップが切断分離された後
であっても、パッドＰ１．．Ｐ２．・・・・、Ｐ７ に
試験用グローブを接触させることは可能であり、従って
、各チップがパッケージに組立てられ九後であってもモ
ニタリング用素子ＱおよびＲ１，Ｒ２の測定が可能とな
り、この結果、製造プロセス上の技術が第三者に洩れる
可能性がある。
第Ｓ図は本発明の一実施例としてのウェハ状態め半導体
！Ｉｆｉｌｔのモニタリング用素子のレイアウト図であ
る。第５図において、！４２図における構成要素と同一
な要素につｈて同一の参照番号を付しである。すなわち
、第５図において、チップ２２のトランジスタＱにおい
ては、ゲート電極用パッドＰ３が隣接したチップ２１に
設けられており、を九チップ２２の抵抗Ｒ１，Ｒ２にお
いては、パッドＰｓ 、 Ｐ７ が隣接したチップ２
ＳＩＩＣ設けられてい邊。従って、ウェハ状態では、第
２図の場合と同様に、パッドＰ１．Ｐ２．・・・・、Ｐ
７に試験用プローブを接触させることによりトランジス
タＱの電気的特性および抵抗Ｒ１，Ｒ２の値を測定する
ことは可能であるが、切断されたチップ状耀ＫＪＩ？い
ては、モニタリング用素子ＱおよびＲ１，Ｒｔの測定は
不可能である。従って、各チップがパッケージに組立て
られた後に１第三者に醸渡されても、この第三者はモニ
タリング用素子ＱおよびＲ１゜Ｒ２を測定することがで
きないので、製造プロセスの技術が第三者に洩れる０Ｔ
能性は小さい。
！Ｉｆｉｌｔのモニタリング用素子のレイアウト図であ
る。第５図において、！４２図における構成要素と同一
な要素につｈて同一の参照番号を付しである。すなわち
、第５図において、チップ２２のトランジスタＱにおい
ては、ゲート電極用パッドＰ３が隣接したチップ２１に
設けられており、を九チップ２２の抵抗Ｒ１，Ｒ２にお
いては、パッドＰｓ 、 Ｐ７ が隣接したチップ２
ＳＩＩＣ設けられてい邊。従って、ウェハ状態では、第
２図の場合と同様に、パッドＰ１．Ｐ２．・・・・、Ｐ
７に試験用プローブを接触させることによりトランジス
タＱの電気的特性および抵抗Ｒ１，Ｒ２の値を測定する
ことは可能であるが、切断されたチップ状耀ＫＪＩ？い
ては、モニタリング用素子ＱおよびＲ１，Ｒｔの測定は
不可能である。従って、各チップがパッケージに組立て
られた後に１第三者に醸渡されても、この第三者はモニ
タリング用素子ＱおよびＲ１゜Ｒ２を測定することがで
きないので、製造プロセスの技術が第三者に洩れる０Ｔ
能性は小さい。
なお、上述の実施例においては、モニタリング用素子と
してトランジスタＱ１抵抗几１．Ｒ２を図示したが、も
ちろん、モニタリング用素子としてはこれに限定される
ものではなく、設計者は適宜、種々のモニタリング用素
子を設けることができる。
してトランジスタＱ１抵抗几１．Ｒ２を図示したが、も
ちろん、モニタリング用素子としてはこれに限定される
ものではなく、設計者は適宜、種々のモニタリング用素
子を設けることができる。
以上説明したように本発明によれば、半導体装置を切断
されたチップ状態にした後にはモニタリング用素子の測
定は不可能となるので、製造プロセス上の技術が第三者
に知れる可能性を小さくすることができ、前述の従来形
における問題点の解決に役立つ−のである。
されたチップ状態にした後にはモニタリング用素子の測
定は不可能となるので、製造プロセス上の技術が第三者
に知れる可能性を小さくすることができ、前述の従来形
における問題点の解決に役立つ−のである。
【図面の簡単な説明】
第１図は一般的なウェハ状態の半導体装置のレイアウト
図、第２図は従来のつ、／・状態の半導体装置のモニタ
リング用素子のレイアウト図、＠５図は本発明の一実施
例としてのウェハ状態の半導体装置のモニタリング用素
子のレイアウト図である。 １１ 、１２．・ 、９．・・・ ：チッブエリア ＳＲ１，８Ｒｔ、・舎・：８Ｃ１，８Ｃ！、・・・：ス
クフィプツインエリア Ｑ：モニタリング用トランジスタ Ｒ＋、Ｒｚ：モニタリンダ用抵抗 Ｐｌ、Ｐｚ、ｓｏ・、Ｐｌ ：パッド。 特許出願人 富士通株式会社 特杵出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士内田中男 弁理士 山 口 昭 之
図、第２図は従来のつ、／・状態の半導体装置のモニタ
リング用素子のレイアウト図、＠５図は本発明の一実施
例としてのウェハ状態の半導体装置のモニタリング用素
子のレイアウト図である。 １１ 、１２．・ 、９．・・・ ：チッブエリア ＳＲ１，８Ｒｔ、・舎・：８Ｃ１，８Ｃ！、・・・：ス
クフィプツインエリア Ｑ：モニタリング用トランジスタ Ｒ＋、Ｒｚ：モニタリンダ用抵抗 Ｐｌ、Ｐｚ、ｓｏ・、Ｐｌ ：パッド。 特許出願人 富士通株式会社 特杵出願代理人 弁理士 育 木 朗 弁理士西舘和之 弁理士内田中男 弁理士 山 口 昭 之
Claims (1)
- ｔ 製造プロセスのモニタリング用素子を具備した複数
のチップよりなる半導体装置（おｉて、前記チップの各
モニタリング′用素子のパッドの少なくとも１つを隣接
したチップに設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9738881A JPS58144A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9738881A JPS58144A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144A true JPS58144A (ja) | 1983-01-05 |
Family
ID=14191127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9738881A Pending JPS58144A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652792A (en) * | 1985-03-11 | 1987-03-24 | Kabushiki Kaisha Toshiba | Color cathode ray tube with resilient shadow mask support |
| US4728853A (en) * | 1985-06-27 | 1988-03-01 | Kabushiki Kaisha Toshiba | Color picture tube with support arrangement for a rectangular shadow mask |
| US4739388A (en) * | 1985-08-27 | 1988-04-19 | Siemens Aktiengesellschaft | Integrated circuit structure for a quality check of a semiconductor substrate wafer |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| US4827180A (en) * | 1986-11-20 | 1989-05-02 | Kabushiki Kaisha Toshiba | Color picture tube with support members for the mask frame |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
-
1981
- 1981-06-25 JP JP9738881A patent/JPS58144A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4652792A (en) * | 1985-03-11 | 1987-03-24 | Kabushiki Kaisha Toshiba | Color cathode ray tube with resilient shadow mask support |
| US4728853A (en) * | 1985-06-27 | 1988-03-01 | Kabushiki Kaisha Toshiba | Color picture tube with support arrangement for a rectangular shadow mask |
| US4739388A (en) * | 1985-08-27 | 1988-04-19 | Siemens Aktiengesellschaft | Integrated circuit structure for a quality check of a semiconductor substrate wafer |
| US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
| US4827180A (en) * | 1986-11-20 | 1989-05-02 | Kabushiki Kaisha Toshiba | Color picture tube with support members for the mask frame |
| US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
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