JPS62193137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62193137A JPS62193137A JP61032957A JP3295786A JPS62193137A JP S62193137 A JPS62193137 A JP S62193137A JP 61032957 A JP61032957 A JP 61032957A JP 3295786 A JP3295786 A JP 3295786A JP S62193137 A JPS62193137 A JP S62193137A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関するものであり、特に、半導
体装置の電極に適用して有効な技術に関するものである
。
体装置の電極に適用して有効な技術に関するものである
。
マイクロコンピュータ又はメモリ等のチップをプリント
基板等に直接マウントし、モジュールを形成することが
考えられている。チップとプリント基板上の配線とは、
リード又はボンディングワイヤ等の外部リードによって
、電気的に接続する必要がある。このために、チップ上
には外部端子としての（ボンディング）パッドが設けら
れる。
基板等に直接マウントし、モジュールを形成することが
考えられている。チップとプリント基板上の配線とは、
リード又はボンディングワイヤ等の外部リードによって
、電気的に接続する必要がある。このために、チップ上
には外部端子としての（ボンディング）パッドが設けら
れる。
プリント基板上に直接、チップをマウントした例は１例
えば、日経マグロウヒル社発行、日経エレクトロニクス
、１９８１年３月２日号、ｐ１３８〜１４０に示されて
いる。
えば、日経マグロウヒル社発行、日経エレクトロニクス
、１９８１年３月２日号、ｐ１３８〜１４０に示されて
いる。
〔発明が解決しようとする問題点〕
本発明者は、チップ上のパッドと基板上の配線との接続
について検討した結果、次の問題点を見出した。すなわ
ち、チップに対して、そのウェーハ製造工程の最終段諧
において、電気的な動特性及び静特性を測定するプロー
ブ検査がなされる。
について検討した結果、次の問題点を見出した。すなわ
ち、チップに対して、そのウェーハ製造工程の最終段諧
において、電気的な動特性及び静特性を測定するプロー
ブ検査がなされる。
プローブ検査は、通常、チップの周囲に配置されるポン
ディングパッドを用いてなされる。このため、ポンディ
ングパッドを構成する導電層が著しく損傷し、上記リー
ド又はボンディングワイヤとの接続に不良が生ずる場合
がある。
ディングパッドを用いてなされる。このため、ポンディ
ングパッドを構成する導電層が著しく損傷し、上記リー
ド又はボンディングワイヤとの接続に不良が生ずる場合
がある。
また１本発明者の検討によれば、高集積化のためあるい
はポンディングパッドとリード又はボンディングワイヤ
の接着面積を増すため等には、ポンディングパッドをＭ
ＯＳＦＥＴ等の半導体素子の形成された領域（アクティ
ブエリア）上に形成するのが有効である。しかし、上述
したプローブ検査の際、その下の半導体素子に損傷を与
えてしまうという問題がある。
はポンディングパッドとリード又はボンディングワイヤ
の接着面積を増すため等には、ポンディングパッドをＭ
ＯＳＦＥＴ等の半導体素子の形成された領域（アクティ
ブエリア）上に形成するのが有効である。しかし、上述
したプローブ検査の際、その下の半導体素子に損傷を与
えてしまうという問題がある。
一方、本発明者がポンディングパッドをアクティブエリ
ア上に形成することを検討したところ。
ア上に形成することを検討したところ。
次のことを見出した。すなわち、プリント基板上の配線
パターンに応じてポンディングパッドの位置が変更でき
れば、ボンディングに便利であり、信頼性も高まる。ま
た、このためには、ポンディングパッドと前述のプロー
ブ検査用のパッドとを別々に設けた方が有利である。さ
らに、このようにパッドを２種に分けた場合、プローブ
検査用パッドと外部リードとが短絡する可能性がある一
方。
パターンに応じてポンディングパッドの位置が変更でき
れば、ボンディングに便利であり、信頼性も高まる。ま
た、このためには、ポンディングパッドと前述のプロー
ブ検査用のパッドとを別々に設けた方が有利である。さ
らに、このようにパッドを２種に分けた場合、プローブ
検査用パッドと外部リードとが短絡する可能性がある一
方。
プローブ検査用パッドまでをマスターとして製造した後
、用途に応じて、プローブ検査用パッドにワイヤボンデ
ィング等により外部リードを接続するか又は更にポンデ
ィングパッドを形成するというマスクスライス的な製造
方法が可能である。
、用途に応じて、プローブ検査用パッドにワイヤボンデ
ィング等により外部リードを接続するか又は更にポンデ
ィングパッドを形成するというマスクスライス的な製造
方法が可能である。
本発明は、以上のような本発明者の検討に基づいてなさ
れたものである。
れたものである。
本発明の目的は、半導体チップと外部リードとの電気的
接続を高い信頼度で行うことにある。
接続を高い信頼度で行うことにある。
本発明の他のｌ］的は、半導体チップの外部電極を検査
の後に形成することが可能な技術を提供することにある
。
の後に形成することが可能な技術を提供することにある
。
本発明の他の目的は、半導体チップと外部リードとの短
絡を防止することにある。
絡を防止することにある。
本発明の他の目的は、半導体装置の電気的（ａ頼性の向
上を図る技術を提供することにある。
上を図る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体チップに外部電極（端子）とは異なる
検査用電極を設け、これを用いてその電気的特性を測定
した後、外部電極を設けるものである。
検査用電極を設け、これを用いてその電気的特性を測定
した後、外部電極を設けるものである。
上記した手段によれば、プローブ検査後のボンディング
を高い信頼度で行うことができ、また、必要に応じてポ
ンディングパッドの位置等を容易に変更できる。
を高い信頼度で行うことができ、また、必要に応じてポ
ンディングパッドの位置等を容易に変更できる。
以下、本発明の構成について、実施例とともに説明する
。
。
第１図はチップのポンディングパッド近辺の断面図であ
り、第２図は主にプローブ検査用パッドとポンディング
パッドとを示したチップの平面図である。
り、第２図は主にプローブ検査用パッドとポンディング
パッドとを示したチップの平面図である。
第１図に示すように１本実施例のチップはＰ−型単結晶
シリコンからなる半導体基板１からなる。
シリコンからなる半導体基板１からなる。
基板１の表面に形成された素子分離領域としての酸化シ
リコン膜からなるフィールド絶縁膜２と。
リコン膜からなるフィールド絶縁膜２と。
このフィールド絶１１Ｍ２の下のＰ型チャネルストッパ
領域３とによって、Ｍ ｒ Ｓ ＦＥＴ等の半導体素子
を設けるための素子領域が規定される。ＭＩＳＦＥＴは
、多結晶シリコン膜からなるゲート電極４．酸化シリコ
ン膜からなるゲート絶縁Ｖ１４５、ソース、ドレイン領
域であるｎ“型半導体領域６からなる。なお、ゲート電
極５は、多結晶シリコン膜に限定されるものではなく、
例えば多結晶シリコン膜の上にＭｏ、Ｗ、Ｔａ、Ｔ ｉ
等の高融点金属膜又はそのシリサイド膜を設けた２層膜
としてもよい。また、前記高融点金属膜又はそのシリサ
イド膜のみでグー１−電極５を構成してもよい。
領域３とによって、Ｍ ｒ Ｓ ＦＥＴ等の半導体素子
を設けるための素子領域が規定される。ＭＩＳＦＥＴは
、多結晶シリコン膜からなるゲート電極４．酸化シリコ
ン膜からなるゲート絶縁Ｖ１４５、ソース、ドレイン領
域であるｎ“型半導体領域６からなる。なお、ゲート電
極５は、多結晶シリコン膜に限定されるものではなく、
例えば多結晶シリコン膜の上にＭｏ、Ｗ、Ｔａ、Ｔ ｉ
等の高融点金属膜又はそのシリサイド膜を設けた２層膜
としてもよい。また、前記高融点金属膜又はそのシリサ
イド膜のみでグー１−電極５を構成してもよい。
チップの周辺部にｎ゛型半導体領域６Ａを設けている。
ｎ゛型半導体領域６Ａの外側にチップの辺に沿って、ウ
ェハを個々のチップに分割するためのダイシング領域（
スクライブ領域）７がある。ダイシング領域７にはｎ゛
型半導体領域６Ｂが設けられている。
ェハを個々のチップに分割するためのダイシング領域（
スクライブ領域）７がある。ダイシング領域７にはｎ゛
型半導体領域６Ｂが設けられている。
ＭＩＳＦＥＴを覆うように基板１上にリンシリケートガ
ラス（ＰＳＧ）膜からなる絶縁膜８を設けている。ＭＩ
ＳＦＥＴのソース、ドレイン領域、すなわちｎ＋型半導
体領域６の上の部分のゲート絶縁膜５及び絶縁膜８を選
択的に除去して接続孔９を形成している。絶縁膜８上に
は、ＩＭ目のアルミニウム層からなる導電Ｊ！１０が形
成される。ソース、ドレイン領域であるｎ０型半導体領
域６には前記接続孔９を通して導電層１０が接続される
。
ラス（ＰＳＧ）膜からなる絶縁膜８を設けている。ＭＩ
ＳＦＥＴのソース、ドレイン領域、すなわちｎ＋型半導
体領域６の上の部分のゲート絶縁膜５及び絶縁膜８を選
択的に除去して接続孔９を形成している。絶縁膜８上に
は、ＩＭ目のアルミニウム層からなる導電Ｊ！１０が形
成される。ソース、ドレイン領域であるｎ０型半導体領
域６には前記接続孔９を通して導電層１０が接続される
。
この導電層１０は、ｎ４型半導体領域６に電源電位Ｖｃ
ｃ（例えば５［Ｖ］）又は回路の接地電位■ｓｓ（例え
ばＯ［Ｖ］）を印加し、あるいはＭＩＳＦＥＴ間を電気
的に接続している。また、導電層１０はプローブ検査用
パッドＬＯＰを構成する。
ｃ（例えば５［Ｖ］）又は回路の接地電位■ｓｓ（例え
ばＯ［Ｖ］）を印加し、あるいはＭＩＳＦＥＴ間を電気
的に接続している。また、導電層１０はプローブ検査用
パッドＬＯＰを構成する。
本実施例では、１層目のアルミニウム層からなるプロー
ブ検査用パッド１０Ｐをチップ、すなわち基板１の外周
部のフィールド絶縁ｒＰＡ２の上に配置している。この
プローブ検査用パッドｌＯＰは、製造工程の最終段階で
行なわれるプローブ検査。
ブ検査用パッド１０Ｐをチップ、すなわち基板１の外周
部のフィールド絶縁ｒＰＡ２の上に配置している。この
プローブ検査用パッドｌＯＰは、製造工程の最終段階で
行なわれるプローブ検査。
すなわちチップの電気的特性を試験するための電極とし
て用いる。プローブ検査用パッドＩＯＰの膜厚は、１［
μｍ］程度である。また、プローブ検査用パッド１０Ｐ
は、例えばｌＭＩＳＦＥＴのドレイン領域であるｎ°型
半導体領域６に接続孔９Ａを通して接続している。
て用いる。プローブ検査用パッドＩＯＰの膜厚は、１［
μｍ］程度である。また、プローブ検査用パッド１０Ｐ
は、例えばｌＭＩＳＦＥＴのドレイン領域であるｎ°型
半導体領域６に接続孔９Ａを通して接続している。
この実施例ではプローブ検査用パッドＬＯＰを第１層目
のアルミニウム層１０として図示している。しかし、プ
ローブ検査用パッドＩＯＰは、メモリアレイ、人出力バ
ッファ、デーコダ等の内部回路のＭＩＳＦＥＴ間を接続
しているアルミニウム配線のうち１例えば、最上層のア
ルミニウム配線と同層のアルミニウム層で構成すること
が望ましい。
のアルミニウム層１０として図示している。しかし、プ
ローブ検査用パッドＩＯＰは、メモリアレイ、人出力バ
ッファ、デーコダ等の内部回路のＭＩＳＦＥＴ間を接続
しているアルミニウム配線のうち１例えば、最上層のア
ルミニウム配線と同層のアルミニウム層で構成すること
が望ましい。
プローブ検査用パッドＬＯＰ及び導電層１０をプラズマ
ＣＶＤによる窒化シリコン膜からなる絶縁膜１１が覆っ
ている。絶縁膜１１の膜厚は、ｌ［μｍ］程度である。
ＣＶＤによる窒化シリコン膜からなる絶縁膜１１が覆っ
ている。絶縁膜１１の膜厚は、ｌ［μｍ］程度である。
絶縁膜１１のプローブ検査用パッドＬＯＰの上の部分を
選択的に除去して開口１２を形成している。この開口１
２を通してテスタ（プローバ）のプローブをプローブ検
査用パッドＬＯＰに当てる。
選択的に除去して開口１２を形成している。この開口１
２を通してテスタ（プローバ）のプローブをプローブ検
査用パッドＬＯＰに当てる。
なお、プローブ検査は、電子ビームプローバやレーザプ
ローバ等の非接触ブロービングによってもよい。
ローバ等の非接触ブロービングによってもよい。
絶縁膜１１の上に例えばプラズマＣＶＤによる窒化シリ
コン膜からなる絶縁膜１３を設けている。
コン膜からなる絶縁膜１３を設けている。
絶縁膜１３の膜厚は１［μｍ］程度である。絶縁膜１３
は、開口１２において絶縁膜１１から露出しているプロ
ーブ検査用パッド１０Ｐの上面を覆っている。したがっ
て、開口１２におけるアルミニウム層１０Ｉ〕の腐蝕等
を防止できる。
は、開口１２において絶縁膜１１から露出しているプロ
ーブ検査用パッド１０Ｐの上面を覆っている。したがっ
て、開口１２におけるアルミニウム層１０Ｉ〕の腐蝕等
を防止できる。
絶縁膜１３は、基板１上全面に形成されるので、開口１
２及びポンディングパッド１５の位置を互いに独立に自
由に配置できる。したがって、ボンディングパッド１５
を任意のパッドＩＯＰを選択して接続することが容易に
なる。
２及びポンディングパッド１５の位置を互いに独立に自
由に配置できる。したがって、ボンディングパッド１５
を任意のパッドＩＯＰを選択して接続することが容易に
なる。
本実施例では絶縁膜１３を基板１のダイシングエリア７
の上にも設けている。したがって、ダイシングエリア７
は絶縁膜１３で覆れでいる。すなわち、基板１の少なく
とも上面には露出した部分がない。このため、後述する
ボンデングパッド１５に接続される導電性ワイヤ１８（
第３図参照）が基板１とショートすることがなくなる。
の上にも設けている。したがって、ダイシングエリア７
は絶縁膜１３で覆れでいる。すなわち、基板１の少なく
とも上面には露出した部分がない。このため、後述する
ボンデングパッド１５に接続される導電性ワイヤ１８（
第３図参照）が基板１とショートすることがなくなる。
絶縁膜１１及び前記絶縁膜１３のプローブ検査用パッド
ＩＯＰの端部の上の部分を選択的に除去することによっ
て接続孔１４を形成している。この接続孔１４を通して
、第２層目のアルミニウム層からなるポンディングパッ
ド１５がプローブ検査用パッドＩＯＰに接続している。
ＩＯＰの端部の上の部分を選択的に除去することによっ
て接続孔１４を形成している。この接続孔１４を通して
、第２層目のアルミニウム層からなるポンディングパッ
ド１５がプローブ検査用パッドＩＯＰに接続している。
すなわち、ポンディングパッド１５は、プローブ検査用
パッドｌＯＰより上層のアルミニウム層つまり基板１上
の最上層のアルミニウム層からなる。ポンディングパッ
ド１５の膜厚は、ｌ［μｍコ程度である。
パッドｌＯＰより上層のアルミニウム層つまり基板１上
の最上層のアルミニウム層からなる。ポンディングパッ
ド１５の膜厚は、ｌ［μｍコ程度である。
ポンディングパッド１５は、Ｍ Ｉ Ｓ ＦＥＴ等の半
導体素子が設けられる領域、すなわち素子形成領域（ア
クティブ領域）の上に設けである。ポンディングパッド
１５は、プローブ検査用パッド１０Ｐあるいはこれに連
続して延在する導電層１０を通ってＭ Ｉ Ｓ ＦＥＴ
のドレイン６に接続している。
導体素子が設けられる領域、すなわち素子形成領域（ア
クティブ領域）の上に設けである。ポンディングパッド
１５は、プローブ検査用パッド１０Ｐあるいはこれに連
続して延在する導電層１０を通ってＭ Ｉ Ｓ ＦＥＴ
のドレイン６に接続している。
すなわち、プローブ検査用パッド１０Ｐ、又はこれとＭ
ＩＳＦＥＴを接続するための配線はポンディングパッド
１５をＭ Ｔ Ｓ ＦＥＴのドレイン６に接続するため
の導電層として使用される。
ＩＳＦＥＴを接続するための配線はポンディングパッド
１５をＭ Ｔ Ｓ ＦＥＴのドレイン６に接続するため
の導電層として使用される。
なお、ポンディングパッド１５はＭ Ｉ Ｓ ＦＥＴの
ゲート電極４に接続されてもよい。
ゲート電極４に接続されてもよい。
一方、ポンディングパッド１５はその全面が露出してい
る。すなわち、ポンディングパッド１５の上に保護膜を
設けていない。導電性リード１８（第３図参照）とポン
ディングパッド１５との接続を容易にするためである。
る。すなわち、ポンディングパッド１５の上に保護膜を
設けていない。導電性リード１８（第３図参照）とポン
ディングパッド１５との接続を容易にするためである。
このため、パッド１５（及びこれとパッドｌＯＰとを接
続する配線層１６）を構成するアルミニウム層は、内部
回路では用いられない。一方、パッド１５は、後述のよ
うに、極めて大面積であるため、ボンディング後の露出
面に水分、汚染等が達することにより腐蝕が生じたとし
ても、その電気的接続は損なわれることはない。
続する配線層１６）を構成するアルミニウム層は、内部
回路では用いられない。一方、パッド１５は、後述のよ
うに、極めて大面積であるため、ボンディング後の露出
面に水分、汚染等が達することにより腐蝕が生じたとし
ても、その電気的接続は損なわれることはない。
第２図に示すように、本実施例では、プローブ検査用パ
ッドＩＯＰをチップ、すなわち基板ｌの周辺に沿って複
数個設けている。プローブ検査用パッドＬＯＰの一辺の
長さは１００［μｍｌ程度である。一方、ポンディング
パッド１５の一辺の長さはｌ ［ｍｍ］程度である。す
なわち、ポンディングパッド１５をプローブ検査用パッ
ドＩＯＰより大きくしている。したがって、導電性リー
ド１８（第３図参照）とポンディングパッド１５との合
せ余裕が大きくなるので、その導電性リード１８とポン
ディングパッド１５との接続を容易に行うことができる
。また、導電性リード１８とポンディングパッド１５と
の接着面積が増大するので、それらの接着の信頼性が向
上する。また、ボンディングに高精度の技術や装置を必
要としない。
ッドＩＯＰをチップ、すなわち基板ｌの周辺に沿って複
数個設けている。プローブ検査用パッドＬＯＰの一辺の
長さは１００［μｍｌ程度である。一方、ポンディング
パッド１５の一辺の長さはｌ ［ｍｍ］程度である。す
なわち、ポンディングパッド１５をプローブ検査用パッ
ドＩＯＰより大きくしている。したがって、導電性リー
ド１８（第３図参照）とポンディングパッド１５との合
せ余裕が大きくなるので、その導電性リード１８とポン
ディングパッド１５との接続を容易に行うことができる
。また、導電性リード１８とポンディングパッド１５と
の接着面積が増大するので、それらの接着の信頼性が向
上する。また、ボンディングに高精度の技術や装置を必
要としない。
なお、第２図において二点鎖線で囲み符号Ａを付した部
分はＲＯＭ （リードオンリーメモリ）領域である。同
様に二点鎖線で囲み符Ｂを付した部分はＲＡＭ （ラン
ダムアクセスメモｉ月領域、符号Ｃを付した部分はＣＰ
Ｕ （中央処理装置）及びタイマ等ロジック領域である
。
分はＲＯＭ （リードオンリーメモリ）領域である。同
様に二点鎖線で囲み符Ｂを付した部分はＲＡＭ （ラン
ダムアクセスメモｉ月領域、符号Ｃを付した部分はＣＰ
Ｕ （中央処理装置）及びタイマ等ロジック領域である
。
本実施例では、プローブ検査用パッドｌＯＰと別に、ポ
ンディングパッド１５を一つのチップについて６個設け
ている。これらの６個のポンディングパッド１５のそれ
ぞれは、４０個のプローブ検査用パッド１０Ｐのなかの
ある特定の６個のプローブ検査用パッドＩＯＰに導を層
１０あるいは導電層１６を通して接続している。導電層
１６はポンディングパッド１５と同層（２層目）のアル
ミニウム層、すなわち最上層のアルミニウム層からなる
。導電層１６は、主にアクティブ領域の上の最上層の絶
縁膜１３上を延在し、また一端はポンディングパッド１
５と一体に形成してあり、他端は前記選択したプローブ
検査用パッドＩＯＰに接続孔１４を通して接続している
。なお、第１図には導電層１６を図示していない。
ンディングパッド１５を一つのチップについて６個設け
ている。これらの６個のポンディングパッド１５のそれ
ぞれは、４０個のプローブ検査用パッド１０Ｐのなかの
ある特定の６個のプローブ検査用パッドＩＯＰに導を層
１０あるいは導電層１６を通して接続している。導電層
１６はポンディングパッド１５と同層（２層目）のアル
ミニウム層、すなわち最上層のアルミニウム層からなる
。導電層１６は、主にアクティブ領域の上の最上層の絶
縁膜１３上を延在し、また一端はポンディングパッド１
５と一体に形成してあり、他端は前記選択したプローブ
検査用パッドＩＯＰに接続孔１４を通して接続している
。なお、第１図には導電層１６を図示していない。
選定したプローブ検査用パッド１０［〕以外のプローブ
検査用パッドＩＯＰには、ポンディングパッド１５を接
続していない。このため接続孔１４もその選定されたプ
ローブ検査用パッドＩＯＰの」二部にのみ設けである。
検査用パッドＩＯＰには、ポンディングパッド１５を接
続していない。このため接続孔１４もその選定されたプ
ローブ検査用パッドＩＯＰの」二部にのみ設けである。
なお、ボンデングパッド１５の数は６個に限定されるも
のではない。また、前記６個のポンディングパッド１５
の基板１上における配置は前記の配置に限定されない。
のではない。また、前記６個のポンディングパッド１５
の基板１上における配置は前記の配置に限定されない。
すなわち、６個のポンディングパッド１５はチップ１上
の任意の位置に配置することができる。これは、プロー
ブ検査用パッドＩＯＰとは別に、ポンディングパッド１
５を設けたことによる。導電層１６のレイアウトは、ポ
ンディングパッド１５と選択したプローブ検査用パッド
ＬＯＰとを接続し易いように配置すればよい。ポンディ
ングパッド１５が接続されるプローブ検査用パッド１０
Ｐをチップｌ上のどこに配置するかは任意である。この
実施例によれば、パッドＩＯＰ及び開口１２までを形成
（開口１４及びＩＬＪ１３は形成しない）した状態まで
のチップを多数’ＰＧＭしておき（マスターとしておき
）、用途に応じて、同一チップをマスタースライス方式
で使用できる。すなわち、マスターの状態でそのままパ
ッド１０ Ｐにワイヤボンディングして１つの製品を完
成してもよく、また、マスターの状１１１１に膜１３を
形成した後、任意の位置に開口１４及びパッド１５をマ
スタースライス方式で形成し、パッド１５にボンディン
グを行うようにしてもよい。
の任意の位置に配置することができる。これは、プロー
ブ検査用パッドＩＯＰとは別に、ポンディングパッド１
５を設けたことによる。導電層１６のレイアウトは、ポ
ンディングパッド１５と選択したプローブ検査用パッド
ＬＯＰとを接続し易いように配置すればよい。ポンディ
ングパッド１５が接続されるプローブ検査用パッド１０
Ｐをチップｌ上のどこに配置するかは任意である。この
実施例によれば、パッドＩＯＰ及び開口１２までを形成
（開口１４及びＩＬＪ１３は形成しない）した状態まで
のチップを多数’ＰＧＭしておき（マスターとしておき
）、用途に応じて、同一チップをマスタースライス方式
で使用できる。すなわち、マスターの状態でそのままパ
ッド１０ Ｐにワイヤボンディングして１つの製品を完
成してもよく、また、マスターの状１１１１に膜１３を
形成した後、任意の位置に開口１４及びパッド１５をマ
スタースライス方式で形成し、パッド１５にボンディン
グを行うようにしてもよい。
チップｌを内蔵したモジュールの断面を第３図に示す。
第３図において、１７は例えばガラス繊維入リエボキシ
樹脂からなるプリント基板であり、チップ（基板１）を
内蔵している。１８は例えば銅合金からなる導電性ワイ
ヤ（外部リード）である。
樹脂からなるプリント基板であり、チップ（基板１）を
内蔵している。１８は例えば銅合金からなる導電性ワイ
ヤ（外部リード）である。
また、ワイヤに代えて銅合金からなるフィンガー又はリ
ボンを用いてもよい。この導電性ワイヤ１８によってチ
ップ（基板ｌ）のポンディングパッド１５とプリント基
板１７の電極１９とを接続している。導電性ワイヤ１８
チツプ１のポンディングパッド１５に接着している。
ボンを用いてもよい。この導電性ワイヤ１８によってチ
ップ（基板ｌ）のポンディングパッド１５とプリント基
板１７の電極１９とを接続している。導電性ワイヤ１８
チツプ１のポンディングパッド１５に接着している。
第２図において説明したように、ポンディングパッド１
５の位置を任意に変更できるようにしたことにより、導
電性ワイヤ１８の平面的なレイアラ１−を容易に変更す
ることができる。
５の位置を任意に変更できるようにしたことにより、導
電性ワイヤ１８の平面的なレイアラ１−を容易に変更す
ることができる。
２０は樹脂からなる表面材であり、この表面材２０によ
ってチップ１を封止している。
ってチップ１を封止している。
次に、本実施例の主にプローブ検査用パット１０Ｐとポ
ンディングパッド１５の製造方法を説明する。
ンディングパッド１５の製造方法を説明する。
第４図乃至第１１図は本実施例の製造工程におけるチッ
プ１のプローブ検査用パッド１０Ｐ及びポンディングパ
ッド１５周辺の断面図である。
プ１のプローブ検査用パッド１０Ｐ及びポンディングパ
ッド１５周辺の断面図である。
第４図に示すように、１】−型半導体基板１に周知の技
術によってフィールド絶縁膜２、ｐ型チャネルストッパ
領域３を形成する。さらに１周知の技術によってゲート
絶Ｂ膜５．ゲー１〜電極４、ソース、ドレイン領域であ
るｎ’型半導体領域６、ｒ１°型半導体領域６Ａ及びダ
イシングエリアの１１°型゛ト導体領域６Ｂが形成され
る。
術によってフィールド絶縁膜２、ｐ型チャネルストッパ
領域３を形成する。さらに１周知の技術によってゲート
絶Ｂ膜５．ゲー１〜電極４、ソース、ドレイン領域であ
るｎ’型半導体領域６、ｒ１°型半導体領域６Ａ及びダ
イシングエリアの１１°型゛ト導体領域６Ｂが形成され
る。
次に、例えばＣＶＤによって基板１上全面にＰＳＧＩ漠
からなる絶縁膜８を形成する。ソース、ドレイン領域で
あるｎ１型半導体領域６上の絶縁膜８及び絶ａ膜５をエ
ツチングによって選択的に除去して、第５図に示したよ
うに、接続孔９，９Ａを形成する。このとき同時に、本
実施例では、ダイシングエリア上の絶縁膜の全体の膜厚
を薄くしてダイングを容易にするため、ダイシングエリ
ア７における絶縁膜８及び絶縁膜５をレジスト膜を用い
たエツチングによって選択的に除去している。
からなる絶縁膜８を形成する。ソース、ドレイン領域で
あるｎ１型半導体領域６上の絶縁膜８及び絶ａ膜５をエ
ツチングによって選択的に除去して、第５図に示したよ
うに、接続孔９，９Ａを形成する。このとき同時に、本
実施例では、ダイシングエリア上の絶縁膜の全体の膜厚
を薄くしてダイングを容易にするため、ダイシングエリ
ア７における絶縁膜８及び絶縁膜５をレジスト膜を用い
たエツチングによって選択的に除去している。
これは、ダイシング時に、領域７を判別し易いようにす
るためである。このように、下層の膜５．８（及び後述
するように１１も除かれる）を除去することによって、
最」二層の膜１３がダイシングエリアを覆っても、その
判別が容易にできるようにしている。しかし、ダイシン
グエリア領域７の絶縁膜８及び絶縁膜５を必ずしも除去
する必要はない。次に、例えばスパッタによって基板１
」二の全面に１層目のアルミ２９７１層を形成し、この
アルミニウム層をエツチングによって選択的に除去して
導１！ＪＦＪＩＯ及びプローブ検査用パッドＩＯＰを形
成する。アルミニウム層の膜厚は、■ ［μｍコ程度に
する。プローブ検査用パッドｔｏｐ＋ｉ、既に述べたよ
うにチップ１の周辺部のフィールド絶縁膜２の上部に形
成する。
るためである。このように、下層の膜５．８（及び後述
するように１１も除かれる）を除去することによって、
最」二層の膜１３がダイシングエリアを覆っても、その
判別が容易にできるようにしている。しかし、ダイシン
グエリア領域７の絶縁膜８及び絶縁膜５を必ずしも除去
する必要はない。次に、例えばスパッタによって基板１
」二の全面に１層目のアルミ２９７１層を形成し、この
アルミニウム層をエツチングによって選択的に除去して
導１！ＪＦＪＩＯ及びプローブ検査用パッドＩＯＰを形
成する。アルミニウム層の膜厚は、■ ［μｍコ程度に
する。プローブ検査用パッドｔｏｐ＋ｉ、既に述べたよ
うにチップ１の周辺部のフィールド絶縁膜２の上部に形
成する。
次に１例えばプラズマＣＶＤによってｍＦｊ、ｌ上全面
に窒化シリコン膜からなる絶縁膜１１を形成する。膜厚
は１［ｌ１ｍ］程度にする。次に、例えばプラズマエツ
チングによって、プローブ検査用パッドＩＯＰの上の絶
縁膜１１を選択的に除去して開口１２を形成する。この
とき、特に制限されないが、絶縁膜８と同様の理由で、
ダイシングエリア７上の絶縁膜１１を除去する。開口１
２の平面パターンは、第２図に示したプローブ検査用パ
ッドＩＯＰと同様に正方形状あるいは長方形状をしてい
る。
に窒化シリコン膜からなる絶縁膜１１を形成する。膜厚
は１［ｌ１ｍ］程度にする。次に、例えばプラズマエツ
チングによって、プローブ検査用パッドＩＯＰの上の絶
縁膜１１を選択的に除去して開口１２を形成する。この
とき、特に制限されないが、絶縁膜８と同様の理由で、
ダイシングエリア７上の絶縁膜１１を除去する。開口１
２の平面パターンは、第２図に示したプローブ検査用パ
ッドＩＯＰと同様に正方形状あるいは長方形状をしてい
る。
次に、第７図に示すように、プローブ検査用パッド１０
Ｐの開口１２から露出している表面にテスター（図示し
ていない）のプローブ１〕を押し当ててプローブ検査を
実施する。プローブ検査用パッドＬＯＰは、本実施例で
は第２図に示したように、基板１の４辺部に１０個づつ
、計４０個設けている。この４０個全方のプローブ検査
用パッド１０ＰにプローブＰが当てられる。プローブ検
査用パッド１０Ｐがチップ１周辺のＭＩＳＦＥＴ等の半
導体素子を設けていない領域、すなわちフィールド絶縁
膜２の上に設けであるので、プローブ、ＰによってＭ
Ｉ Ｓ ＦＥＴ等の半導体素子が損傷することがない。
Ｐの開口１２から露出している表面にテスター（図示し
ていない）のプローブ１〕を押し当ててプローブ検査を
実施する。プローブ検査用パッドＬＯＰは、本実施例で
は第２図に示したように、基板１の４辺部に１０個づつ
、計４０個設けている。この４０個全方のプローブ検査
用パッド１０ＰにプローブＰが当てられる。プローブ検
査用パッド１０Ｐがチップ１周辺のＭＩＳＦＥＴ等の半
導体素子を設けていない領域、すなわちフィールド絶縁
膜２の上に設けであるので、プローブ、ＰによってＭ
Ｉ Ｓ ＦＥＴ等の半導体素子が損傷することがない。
すなわち、半導体装置の信頼性の向上を図ることができ
る。また、プローブ検査時。
る。また、プローブ検査時。
チップ１の大部分は絶縁膜１１によって覆れでいるので
、プローブ検査時の汚染からＭ Ｉ Ｓ Ｆ Ｅ Ｔ等
の半導体素子及び配線を保護することができる。
、プローブ検査時の汚染からＭ Ｉ Ｓ Ｆ Ｅ Ｔ等
の半導体素子及び配線を保護することができる。
次に、第８図に示すように、例えばプラズマＣＶＤよっ
て基板１上の全面に窒化シリコン膜からなる絶縁膜１３
を形成する。プローブ検査用パッドＩＯＰは絶縁膜１３
によって覆われる。絶縁膜１３の膜厚は１ ［μｍｌ程
度にする。絶縁膜１３はダイシングエリア７上にも形成
される。これにより、シリコン表面が露出することはな
い。
て基板１上の全面に窒化シリコン膜からなる絶縁膜１３
を形成する。プローブ検査用パッドＩＯＰは絶縁膜１３
によって覆われる。絶縁膜１３の膜厚は１ ［μｍｌ程
度にする。絶縁膜１３はダイシングエリア７上にも形成
される。これにより、シリコン表面が露出することはな
い。
次に、第９図に示すように１例えばプラズマエツチング
によってプローブ検査用パッドｌＯＰの端部、あるいは
これに接続された配線１０の一部の絶縁膜１１及び１３
を選択的に除去して接続孔１４を形成する。接続孔１４
は、第２図に示したように全てのプローブ検査用パッド
１０Ｐに対応して設けられるものではなく、選択された
６個のプローブ検査用パットＩＯＰに対してのみ形成さ
れる。
によってプローブ検査用パッドｌＯＰの端部、あるいは
これに接続された配線１０の一部の絶縁膜１１及び１３
を選択的に除去して接続孔１４を形成する。接続孔１４
は、第２図に示したように全てのプローブ検査用パッド
１０Ｐに対応して設けられるものではなく、選択された
６個のプローブ検査用パットＩＯＰに対してのみ形成さ
れる。
次に、第１Ｏ図に示すように、例えばスパッタによって
基板１上の全面に２層目のアルミニウム１１５Ａを形成
する。アルミニウム層１５ＡのＩＩＷ厚はｌ［μｍｌ程
度にする。
基板１上の全面に２層目のアルミニウム１１５Ａを形成
する。アルミニウム層１５ＡのＩＩＷ厚はｌ［μｍｌ程
度にする。
次に、第１１図に示すように、アルミニウム層１５Ａの
不要な部分をエツチングによって選択的に除去してポン
ディングパッド１５及び第２図に示した導電ＷＪ１６を
形成する。このポンディングパッド１５は接続孔１４を
通してその接続孔１４に対応したプローブ検査用パッド
ＬＯＰにのみ接続している。すなわち、ＩＣの外部端子
としてのポンディングパッドＩＳは、プローブ検査用バ
ンドＩＯＰ上の開口１２を通してこれと接続されるので
はなく、開口１２とは別に形成された開口１４を通して
接続される。なお、本実施例の以下の製造工程及び他の
実施例を説明するための断面図において、導電層１６は
図示していない。
不要な部分をエツチングによって選択的に除去してポン
ディングパッド１５及び第２図に示した導電ＷＪ１６を
形成する。このポンディングパッド１５は接続孔１４を
通してその接続孔１４に対応したプローブ検査用パッド
ＬＯＰにのみ接続している。すなわち、ＩＣの外部端子
としてのポンディングパッドＩＳは、プローブ検査用バ
ンドＩＯＰ上の開口１２を通してこれと接続されるので
はなく、開口１２とは別に形成された開口１４を通して
接続される。なお、本実施例の以下の製造工程及び他の
実施例を説明するための断面図において、導電層１６は
図示していない。
ポンディングパッド１５をＭＩＳＦＥＴ等の半導体素子
が設けられている領域（アクティブエリア）の上に形成
していることにより、−辺が１［ｍｍ］程度の大きなポ
ンディングパッド１５を形成することができる。
が設けられている領域（アクティブエリア）の上に形成
していることにより、−辺が１［ｍｍ］程度の大きなポ
ンディングパッド１５を形成することができる。
プローブ検査の後に、チップｌの最上層のアルミニウム
層１５Ａを使ってポンディングパッド１５を形成するこ
とにより、ポンディングパッド１５をチップｌの任意の
位置に配置することができる。すなわち、ポンディング
パッド１５の配置の自由度が向上する。
層１５Ａを使ってポンディングパッド１５を形成するこ
とにより、ポンディングパッド１５をチップｌの任意の
位置に配置することができる。すなわち、ポンディング
パッド１５の配置の自由度が向上する。
また、プローブ検査まで終了したチップ１を多数蓄えて
おき、ユーザの希望に合せて（マスクスライス的に）接
続孔１４．ポンディングパッド１５及び導Ｔｕ層１６の
位置、形状を決定し形成することができる。
おき、ユーザの希望に合せて（マスクスライス的に）接
続孔１４．ポンディングパッド１５及び導Ｔｕ層１６の
位置、形状を決定し形成することができる。
［実施例■］
第１２図乃至第１６図は実施例Ｈの製造工程におけるチ
ップ（基板１）の断面図である。
ップ（基板１）の断面図である。
実施例Ｉはプローブ検査用パッドＬＯＰとポンディング
パッド１５とを接続するための接続孔１４の段差を緩和
するものである。
パッド１５とを接続するための接続孔１４の段差を緩和
するものである。
第１２図に示すように、実施例■と同様にして窒化シリ
コン膜からなる絶縁膜１１までを形成する。
コン膜からなる絶縁膜１１までを形成する。
次に、第１３図に示すように１例えばプラズマエツチン
グによって絶縁膜１１のプローブ検査用パッドＩＯＰの
上の部分を選択的に除去して開口１２を形成する。これ
とともに、絶縁膜１１の接続孔１４となる部分を選択的
に除去して開口１４Ａを形成する。開口１２は全てのプ
ローブ検査用パッドＩＯＰに対して設けられるが、開口
１４Ａは接続孔１４が設けられる選択されたプローブ検
査用パッドＩＯＰ上にのみ形成する。すなわち、接続孔
１４が設けられないプローブ検査用パッド１０Ｐには開
口１４Ａを形成しない。
グによって絶縁膜１１のプローブ検査用パッドＩＯＰの
上の部分を選択的に除去して開口１２を形成する。これ
とともに、絶縁膜１１の接続孔１４となる部分を選択的
に除去して開口１４Ａを形成する。開口１２は全てのプ
ローブ検査用パッドＩＯＰに対して設けられるが、開口
１４Ａは接続孔１４が設けられる選択されたプローブ検
査用パッドＩＯＰ上にのみ形成する。すなわち、接続孔
１４が設けられないプローブ検査用パッド１０Ｐには開
口１４Ａを形成しない。
次に、実施例■と同様に、開口１２を通してプローブを
検査用パッドＬＯＰに当ててプローブ検査を行う。
検査用パッドＬＯＰに当ててプローブ検査を行う。
次に、第１４図に示すように、基板１上の全面に窒化シ
リコン膜からなる絶縁膜１３を形成する。
リコン膜からなる絶縁膜１３を形成する。
次に、第１５図に示すように、例えばプラズマエツチン
グによって、先に開口１４Ａを形成した部分の絶縁膜１
３を選択的に除去して接続孔１４を形成する。すなわち
、このエツチングは接続孔１４が開口１４Ａより小さく
なるように（又は大きくなるように）絶縁膜１３を選択
的に除去する。
グによって、先に開口１４Ａを形成した部分の絶縁膜１
３を選択的に除去して接続孔１４を形成する。すなわち
、このエツチングは接続孔１４が開口１４Ａより小さく
なるように（又は大きくなるように）絶縁膜１３を選択
的に除去する。
このように、接続孔１４を形成するために２層の絶縁膜
に２度のエツチングを行っているので、接続孔１４の段
差を緩和することができる。
に２度のエツチングを行っているので、接続孔１４の段
差を緩和することができる。
次に、実施例１と同様の方法によって、第１６図に示す
ように、厚さ１ ［μｍ］のアルミニウム層からなるポ
ンディングパッド１５及び導電層１６（第２図参照）を
形成する。
ように、厚さ１ ［μｍ］のアルミニウム層からなるポ
ンディングパッド１５及び導電層１６（第２図参照）を
形成する。
接続孔１４の段差を緩和しであるので、前記導電層１５
とプローブ検査用パッドＬＯＰとの接続を良好に行うこ
とができる。すなわち、接続孔１４内の段差部における
前記導電層１５の被着性を向上することができる。
とプローブ検査用パッドＬＯＰとの接続を良好に行うこ
とができる。すなわち、接続孔１４内の段差部における
前記導電層１５の被着性を向上することができる。
［実施例■コ
第１７図乃至第２０図は実施例■の製造工程におけるチ
ップ（基板１）の断面図である。
ップ（基板１）の断面図である。
実施例■は上層の絶縁膜１１及び１３の平担性を向上し
たものである。
たものである。
第１７図に示すように、実施例■と同様にして１層ロア
ルミニウム層からなる導電層１０及びプローブ検査用パ
ッド１０Ｐまでを形成する。
ルミニウム層からなる導電層１０及びプローブ検査用パ
ッド１０Ｐまでを形成する。
次に、第１７図に示すように、例えばポリイミド樹脂等
の有機物を基板１上の全面に塗布することにより絶８膜
１１を形成する。絶縁膜１１の膜厚は、例えばフィール
ド絶縁膜２のプローブ検査用パッドＩＯＰが設けられて
いない部分が２［μｍ］程度になるように形成する。絶
縁１漠１１はダイシングエリア７も覆っている。すなわ
ち、チップ（基板１）の少なくとも上面には露出した部
分がない。次に、絶Ｂ膜１１のプローブ検査用パッドＩ
ＯＰの上の部分をエツチングによって選択的に除去して
、全てのパッド１０Ｐに対して開口１２を形成する。
の有機物を基板１上の全面に塗布することにより絶８膜
１１を形成する。絶縁膜１１の膜厚は、例えばフィール
ド絶縁膜２のプローブ検査用パッドＩＯＰが設けられて
いない部分が２［μｍ］程度になるように形成する。絶
縁１漠１１はダイシングエリア７も覆っている。すなわ
ち、チップ（基板１）の少なくとも上面には露出した部
分がない。次に、絶Ｂ膜１１のプローブ検査用パッドＩ
ＯＰの上の部分をエツチングによって選択的に除去して
、全てのパッド１０Ｐに対して開口１２を形成する。
次に、第１８図に示すように、実施例Ｉと同様に、テス
ターのプローブＰをプローブ検査用パッド１０Ｐに当て
てプローブ検査を実施する。
ターのプローブＰをプローブ検査用パッド１０Ｐに当て
てプローブ検査を実施する。
次に、第１９図に示すように、例えばプラズマＣＶＤに
よって基板１上の全面に窒化シリコン膜からなる絶ａ′
膜１３を形成する。絶、ｇ膜１３の膜厚は１ ［μｍコ
程度にする。開口１２から露出していたプローブ検査用
パッド１０Ｐの表面が絶縁膜１３によって覆われる。次
に、ポンプイングツ（ノド１５をプローブ検査用パッド
ＬＯＰに接続するために、所定のプローブ検査用〕（ノ
ドＩＯＰの端部又はこれに接続した導ＴＬＦ！Ｊ１０の
上の絶縁膜１１．１３をエツチングによって選択的りこ
除去して接続孔１４を形成する。
よって基板１上の全面に窒化シリコン膜からなる絶ａ′
膜１３を形成する。絶、ｇ膜１３の膜厚は１ ［μｍコ
程度にする。開口１２から露出していたプローブ検査用
パッド１０Ｐの表面が絶縁膜１３によって覆われる。次
に、ポンプイングツ（ノド１５をプローブ検査用パッド
ＬＯＰに接続するために、所定のプローブ検査用〕（ノ
ドＩＯＰの端部又はこれに接続した導ＴＬＦ！Ｊ１０の
上の絶縁膜１１．１３をエツチングによって選択的りこ
除去して接続孔１４を形成する。
次に、実施例１と同様の方法によって、第２０図に示す
ように、厚さｌ ［μｍコのアルミニウムＸ’Ｊか１３
なるホンディングパッド１５及び導−江層１６（第２図
参照）を形成する。
ように、厚さｌ ［μｍコのアルミニウムＸ’Ｊか１３
なるホンディングパッド１５及び導−江層１６（第２図
参照）を形成する。
このように、ボンディングバンド１５の下に弾性のある
有機膜１例えばポリイミド樹脂からなる絶縁膜１１を形
成することにより、絶縁膜１１上の絶縁膜１３の平担性
を向上することができる。
有機膜１例えばポリイミド樹脂からなる絶縁膜１１を形
成することにより、絶縁膜１１上の絶縁膜１３の平担性
を向上することができる。
したがって、ポンディングパッド１５の上面を平担にで
きる。このため、ポンディングパッド１５と導電性ワイ
ヤ１８（第３図参照）との接着面積が１曽大するので、
それらポンディングパッド１５と導電性リード１８との
接続のイご頼性の向上を図ることができる。
きる。このため、ポンディングパッド１５と導電性ワイ
ヤ１８（第３図参照）との接着面積が１曽大するので、
それらポンディングパッド１５と導電性リード１８との
接続のイご頼性の向上を図ることができる。
一方、前記ポリイミド膜からなる絶縁膜１１は弾性を有
するので、ボンディング時にチップ（基板１）にかかる
機械的ス１−レスを緩和することができる。すなわち、
チップ（基板１）の信頼性を向上することができる。一
方、ち密な無機膜１３によって透水性のボリミイド樹脂
膜１１を覆っているので、耐湿性を向上することができ
る。
するので、ボンディング時にチップ（基板１）にかかる
機械的ス１−レスを緩和することができる。すなわち、
チップ（基板１）の信頼性を向上することができる。一
方、ち密な無機膜１３によって透水性のボリミイド樹脂
膜１１を覆っているので、耐湿性を向上することができ
る。
なお、下層の絶Ｒ１漠１１としてプラズマＣＶＤによっ
て形成した窒化シリコン膜を用い、上層の絶縁膜１３と
してポリイミド膜を用いてもよい。
て形成した窒化シリコン膜を用い、上層の絶縁膜１３と
してポリイミド膜を用いてもよい。
この場合、下層の絶縁膜（窒化シリコン膜）１１を１
［μｍｌ程度の膜厚にし、上層の絶縁膜（ポリイミド膜
）１３を２［μｍｌ程度の膜）ｒＺにする。
［μｍｌ程度の膜厚にし、上層の絶縁膜（ポリイミド膜
）１３を２［μｍｌ程度の膜）ｒＺにする。
チップ１を１石英ガラス粒等からなるブイラーを含むプ
ラスチックレジンで封止した場合に、硬く゛ 鋭角的な
フィラーが当ることによって生ずる応力を弾性のあるポ
リミド膜で吸収できる。このため。
ラスチックレジンで封止した場合に、硬く゛ 鋭角的な
フィラーが当ることによって生ずる応力を弾性のあるポ
リミド膜で吸収できる。このため。
膜１３の下の膜や基板等にクラックが生ずるのを防止で
きる。
きる。
一方、接続孔１４を形成するためのエツチングを実施例
ＩＩと同様に２度に分けてもよい。これにより、接続孔
１４の段差を緩和することができる。
ＩＩと同様に２度に分けてもよい。これにより、接続孔
１４の段差を緩和することができる。
したがって、絶縁膜１１を厚く形成した場合でも。
接続孔１４内の段差部における導電層１６（第２図参照
）の断線を防ぐことができる。
）の断線を防ぐことができる。
［実施例■］
第２１図乃至第２３図は実施例■の製造工程におけるチ
ップ（基板１）の断面図である。
ップ（基板１）の断面図である。
実施例■はプローブ検査終了後にプローブ検査用パッド
１０Ｐを除去し、この後にボンディングバンド１５を形
成するものである。
１０Ｐを除去し、この後にボンディングバンド１５を形
成するものである。
まず、実施例■と同様にして１層目のアルミニウム層か
らなるＲ’Ｗ！、層１０及びプローブ検査用パッドｉｏ
ｐを形成する。
らなるＲ’Ｗ！、層１０及びプローブ検査用パッドｉｏ
ｐを形成する。
次に、実施例■の第１７図及び第１８図に示す工程に従
って、絶ａ膜１１、開口１２を形成した後、テスターの
プローブＰをプローブ検査用パッド１０Ｐの開口１２か
ら露出している表面に当ててプローブ検査を実施する。
って、絶ａ膜１１、開口１２を形成した後、テスターの
プローブＰをプローブ検査用パッド１０Ｐの開口１２か
ら露出している表面に当ててプローブ検査を実施する。
プローブＰは、それとプローブ検査用パッドＬＯＰとの
接触不良を防止するために所定の圧力で押当てられる。
接触不良を防止するために所定の圧力で押当てられる。
このため、図示していないが、プローブ検査用パッド１
０ＰのプローブＰが押当てられた部分が窪む反面。
０ＰのプローブＰが押当てられた部分が窪む反面。
その周辺は大きく盛り上る。
プローブ検査終了後に、第２１図に示すように。
全てのプローブ検査用パノ＋：’ ｉ ０ Ｐの開口１
２から露出している部分をエツチングによって除去する
。
２から露出している部分をエツチングによって除去する
。
次に、第２２図に示すように５例えばプラズマＣＶＤに
よって基板１の全面に窒化シリコン膜からなる絶縁膜１
３を形成する。絶縁膜１３の膜厚は１［μｍｌ程度にす
る。プローブ検査用パッド１０Ｐの露出していた開口１
２は絶縁ｙｌＡ１３によって覆われる。次に、絶縁膜１
１及び１３をエツチングによって選択的に除去して接続
孔１４を形成する。接続孔１４は全てのプローブ検査用
パッド１０Ｐに対応してではなく、実施例■と同様に、
４０個のプローブ検査用パッド１０１”’のうちの選択
された６個のプローブ検査用パッドＬＯＰに対してのみ
形成する。
よって基板１の全面に窒化シリコン膜からなる絶縁膜１
３を形成する。絶縁膜１３の膜厚は１［μｍｌ程度にす
る。プローブ検査用パッド１０Ｐの露出していた開口１
２は絶縁ｙｌＡ１３によって覆われる。次に、絶縁膜１
１及び１３をエツチングによって選択的に除去して接続
孔１４を形成する。接続孔１４は全てのプローブ検査用
パッド１０Ｐに対応してではなく、実施例■と同様に、
４０個のプローブ検査用パッド１０１”’のうちの選択
された６個のプローブ検査用パッドＬＯＰに対してのみ
形成する。
次に、実施例■と同様にして、第２３図に示すように、
厚さ１ ［μｍｌのアルミニウム層からなるボンディン
グバンド１５及び導電層１６（第２図参照）を形成する
。
厚さ１ ［μｍｌのアルミニウム層からなるボンディン
グバンド１５及び導電層１６（第２図参照）を形成する
。
本実施例によるチップ（基板１）の平面は、実施例ｉと
同様のボンデ２ｒングパノ１−１５及び導゛Ｉ七層１Ｇ
の形状及びそのレイアラ１へを有し、一方チノブ１の周
辺のプローブ検査用パッド１０Ｐはなくなっている。す
なわち、第２図においてパッド１０Ｐを削除した例と同
様の平面となる。
同様のボンデ２ｒングパノ１−１５及び導゛Ｉ七層１Ｇ
の形状及びそのレイアラ１へを有し、一方チノブ１の周
辺のプローブ検査用パッド１０Ｐはなくなっている。す
なわち、第２図においてパッド１０Ｐを削除した例と同
様の平面となる。
ボンディングパット１５形成後に、第３図に示している
導電性ワイヤ１８をボンディングパット１５に接続する
。この接続時に、導電性ワイヤ１８は柔軟なためボンデ
ィングパット１５に載っている部分以外の部分が垂下る
恐れがある。一方、既に述へたように、プローブ検査用
パッドＩＯＰはプローブ検査時に当てられたプローブＰ
によって大きく変形し、大きな凹凸を呈するようになる
。
導電性ワイヤ１８をボンディングパット１５に接続する
。この接続時に、導電性ワイヤ１８は柔軟なためボンデ
ィングパット１５に載っている部分以外の部分が垂下る
恐れがある。一方、既に述へたように、プローブ検査用
パッドＩＯＰはプローブ検査時に当てられたプローブＰ
によって大きく変形し、大きな凹凸を呈するようになる
。
このため、プローブパッドＩＯＰの突出た部分は、絶縁
膜１３をＣＶＤによって形成する時に膜が被着せずに露
出してしまう恐れがある。この絶縁膜１３から露出した
プローブ検査用パッドＩＯＰが。
膜１３をＣＶＤによって形成する時に膜が被着せずに露
出してしまう恐れがある。この絶縁膜１３から露出した
プローブ検査用パッドＩＯＰが。
導電性ワイヤ１８とショー１へすることによって接続さ
れるべきでないボンディングパット１５とショートする
可能性がある。しかし、本実施例では、プローブ検査用
パッドＩＯＰを除去しているため。
れるべきでないボンディングパット１５とショートする
可能性がある。しかし、本実施例では、プローブ検査用
パッドＩＯＰを除去しているため。
プローブ検査用パラＩＯＰが絶縁膜１３から露出するこ
とがない。したがって、導電性ワイヤ１８が垂下るよう
なことがあっても、接続されるべきでないプローブ検査
用パッドＩＯＰとボンディングパット１５とが導電性ワ
イヤ１８によってショートすることがない。
とがない。したがって、導電性ワイヤ１８が垂下るよう
なことがあっても、接続されるべきでないプローブ検査
用パッドＩＯＰとボンディングパット１５とが導電性ワ
イヤ１８によってショートすることがない。
なお、本例では絶縁膜１１をマスクとしてプローブ検査
用パッド１０Ｐを選択的に除去したが、レジストをマス
クとしてプローブ検査用パッド１０Ｐを除去した後、レ
ジストを除去してもよい。
用パッド１０Ｐを選択的に除去したが、レジストをマス
クとしてプローブ検査用パッド１０Ｐを除去した後、レ
ジストを除去してもよい。
本願によって開示された新規な技術によれば、次の効果
を得ることができる。
を得ることができる。
（１）、ポンディングパッドをプローブ検査終了後に形
成することにより、ユーザの希望に合せてポンディング
パッドを基板上の任意の位置に設けることができる。
成することにより、ユーザの希望に合せてポンディング
パッドを基板上の任意の位置に設けることができる。
（２）、プローブ検査終了後にプローブ検査用パッドを
除去することにより、テスターのプローブを押当てるこ
とによってプローブ検査用パッドの盛上がった部分が除
去されるので、その盛上がった部分が絶縁１摸から露出
することがなく、したがってポンディングパッドとこの
ポンディングパッドが接続されているプローブ検査用パ
ッド以外のプローブ検査用パッドとが導電性ワイヤによ
ってショートすることがないので、半導体装置の電気的
信頼性の向上を図ることができる。
除去することにより、テスターのプローブを押当てるこ
とによってプローブ検査用パッドの盛上がった部分が除
去されるので、その盛上がった部分が絶縁１摸から露出
することがなく、したがってポンディングパッドとこの
ポンディングパッドが接続されているプローブ検査用パ
ッド以外のプローブ検査用パッドとが導電性ワイヤによ
ってショートすることがないので、半導体装置の電気的
信頼性の向上を図ることができる。
（３）、プローブ検査用パラ１−と別にポンディングパ
ッドを設けたことによりボンディングパットを基板」二
の任意の位置に配置することができるので、そのボンデ
ィングパットに接続する導電性ワイヤのレイアウトの自
由度を上げることができる。
ッドを設けたことによりボンディングパットを基板」二
の任意の位置に配置することができるので、そのボンデ
ィングパットに接続する導電性ワイヤのレイアウトの自
由度を上げることができる。
（４）、プローブ検査用パッドをチップの周辺のフィー
ルド絶縁１漠の上に設けたことにより、テスターのプロ
ーブによってＭＩＳＦＥＴ等の半導体素子が破壊される
ことがないので、半導体装置の信頼性を向上することが
できる。
ルド絶縁１漠の上に設けたことにより、テスターのプロ
ーブによってＭＩＳＦＥＴ等の半導体素子が破壊される
ことがないので、半導体装置の信頼性を向上することが
できる。
（５）、ポンディングパッドをプローブ検査用パラＩ（
より上層のアルミニウム入りで形成したことにより、ボ
ンディングパットの配置が限定されないので、ボンディ
ングパットを基板上の任２はの位置に配置することがで
きる。
より上層のアルミニウム入りで形成したことにより、ボ
ンディングパットの配置が限定されないので、ボンディ
ングパットを基板上の任２はの位置に配置することがで
きる。
（６）、ポンディングパッドをプローブ検査用パッドよ
り大きくしたことにより、ボンデ、ｒングパノドと導電
性ワイヤとの接若面積が増大するので、それらの接続の
信頼性の向上を図ることができる。
り大きくしたことにより、ボンデ、ｒングパノドと導電
性ワイヤとの接若面積が増大するので、それらの接続の
信頼性の向上を図ることができる。
（７）、ボンディングパラ１へをプローブ検査用パッド
より大きくしたことにより、ポンディングパッドと導電
性ワイヤとの合せが容易になるので、アセンブリのコス
トの低減を図ることができる。
より大きくしたことにより、ポンディングパッドと導電
性ワイヤとの合せが容易になるので、アセンブリのコス
トの低減を図ることができる。
（８）、ボンディングパットをＭ Ｔ Ｓ ＦＥＴ等の
半導体素子が設けられているアクティブ領域の上に設け
たことにより、大きなポンディングパッドを形成するこ
とができる。
半導体素子が設けられているアクティブ領域の上に設け
たことにより、大きなポンディングパッドを形成するこ
とができる。
（９）、ポンディングパッドの下層の絶縁膜を基板の全
域に形成して基板に露出した」二面がないようにしたこ
とにより、１！４電性ワイヤが基板とショー１へするこ
とがないので、半導体装置の電気的な信頼性の向−にを
図ることができる。
域に形成して基板に露出した」二面がないようにしたこ
とにより、１！４電性ワイヤが基板とショー１へするこ
とがないので、半導体装置の電気的な信頼性の向−にを
図ることができる。
（１０）、ボンディングパラ１−の下の絶１録膜をポリ
イミド塗布膜と窒化シリコン膜とで構成したことにより
、塗布１漠の平担性が良好であることから。
イミド塗布膜と窒化シリコン膜とで構成したことにより
、塗布１漠の平担性が良好であることから。
ポンディングパソｌ’−１．：而の平担性の向」二を図
ることができる。
ることができる。
（１１）、前記（１０）により、ボンディングパノ１−
と導電性ワイヤとの接着性の向上を図ることができる。
と導電性ワイヤとの接着性の向上を図ることができる。
（１２）、前記（１０）により、ポリイミド膜が柔らか
いのでポンディングパッドの下のＭＩＳＦＥＴへのダメ
ージを防止して半導体装置の信頼性を向上することがで
きる。
いのでポンディングパッドの下のＭＩＳＦＥＴへのダメ
ージを防止して半導体装置の信頼性を向上することがで
きる。
以上、本発明を実施例にもとすき具体的に説明したが本
発明は市況実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
発明は市況実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。
例えば、導電性リード（フィンガー又はリボン）を用い
るもの以外に、ボンディングワイヤを用いる方法、バン
プ電極を用いる方法等が用いられる場なのポンディング
パッドの形成にも本発明は適用できる。
るもの以外に、ボンディングワイヤを用いる方法、バン
プ電極を用いる方法等が用いられる場なのポンディング
パッドの形成にも本発明は適用できる。
導電層１０ （ＬＯＰ）、１５．１６として、アルミニ
ウム以外の物からなる層を用いることもできる。
ウム以外の物からなる層を用いることもできる。
゛Ｖ−導体領域ＧＡ、６Ｂは特に形成せずどもよい。
プローブ検査用パッドを利用しての検査は、全屈プロー
ブによらずに他の方法（電子ビームプローバ等）によっ
て行うものであってもよい。
ブによらずに他の方法（電子ビームプローバ等）によっ
て行うものであってもよい。
本発明はＭＩＳ型集積回路装置に限らず種々の半導体装
置に有効であり、特に、ポンディングパッドと検査用パ
ッドを有しかつポンディングパッドが複数の検査用パッ
ドのうちの選択されたいくつかのパッドに電気的に接続
されている構成を有する半導体装ぼに有効である。
置に有効であり、特に、ポンディングパッドと検査用パ
ッドを有しかつポンディングパッドが複数の検査用パッ
ドのうちの選択されたいくつかのパッドに電気的に接続
されている構成を有する半導体装ぼに有効である。
プローブ検査後、プローブ検査用パッドとは別にポンデ
ィングパッドを設けることにより、ボンディングの信頼
性を高める一方、ポンディングパッドの配置を高い自由
度を持って行うことができる。
ィングパッドを設けることにより、ボンディングの信頼
性を高める一方、ポンディングパッドの配置を高い自由
度を持って行うことができる。
第１図は実施例■のチップの断面図。
第２図は実施例ｒのチップの平面図、
第３図ｊｉ Ｉ Ｃモジュールの断面図、第４図乃至第
１１図は実施例■の製造工程におけるチップの断面図。 第１２図乃至第１６図は実施例■の製造工程におけるチ
ップの断面図、 第１７図乃至第２０図は実施例■の製造工程におけるチ
ップの断面図、 第２１図乃至第２３図は実施例■の製造工程におけるチ
ップの断面図又は平面図である。 １・・ｊ’ｊ； Ｆｉ、２・・・フィールド絶縁膜、３
・・・チャネルスｈツバ領域、４・ゲート電極、５・・
ゲート絶縁膜、６，６Ａ、６Ｂ 半導体領域、７・・・
ダイシングエリア、８．１１．１３・絶縁膜、９．９Ａ
。 １４・・接続孔、１０．１６・導電層、１０Ｐ・・・プ
ローブ険査用パノ１：、１２．１４Ａ・・開口、１５ボ
ンディンン゛パン１−１ＩＳＡ・・・アルミニウム層、
１７・・プリン１一基板、１８ 導電性ワイヤ、１９プ
リン１−ｊ！阪の電極、２０・表面材、Ａ、Ｂ、Ｃ・ア
クティブ領域、１）・プローブ。 髪
１１図は実施例■の製造工程におけるチップの断面図。 第１２図乃至第１６図は実施例■の製造工程におけるチ
ップの断面図、 第１７図乃至第２０図は実施例■の製造工程におけるチ
ップの断面図、 第２１図乃至第２３図は実施例■の製造工程におけるチ
ップの断面図又は平面図である。 １・・ｊ’ｊ； Ｆｉ、２・・・フィールド絶縁膜、３
・・・チャネルスｈツバ領域、４・ゲート電極、５・・
ゲート絶縁膜、６，６Ａ、６Ｂ 半導体領域、７・・・
ダイシングエリア、８．１１．１３・絶縁膜、９．９Ａ
。 １４・・接続孔、１０．１６・導電層、１０Ｐ・・・プ
ローブ険査用パノ１：、１２．１４Ａ・・開口、１５ボ
ンディンン゛パン１−１ＩＳＡ・・・アルミニウム層、
１７・・プリン１一基板、１８ 導電性ワイヤ、１９プ
リン１−ｊ！阪の電極、２０・表面材、Ａ、Ｂ、Ｃ・ア
クティブ領域、１）・プローブ。 髪
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられた複数の測定用電極を用い
て半導体装置の電気的特性の測定を行った後、前記測定
用電極を除去することを特徴とする半導体装置の製造方
法。 ２、前記半導体装置の電気的特性の測定は、プローブを
用いて行なわれることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ３、前記測定用電極と異なる半導体装置の外部電極を有
し、前記外部電極を複数の測定用電極のなかから選択し
た測定用電極に接続することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ４、半導体基板上に測定用電極を形成した後に、この測
定用電極を用いて半導体装置の電気的特性を測定し、こ
の後に半導体装置の外部電極を形成することを特徴とす
る半導体装置の製造方法。 ５、前記測定用電極は、プローブ検査用パッドであり、
前記外部電極はボンディングパッドであることを特徴と
する特許請求の範囲第４項記載の半導体装置の製造方法
。 ６、前記半導体装置の電気的特性の測定の後に、前記測
定用電極を除去することを特徴とする特許請求の範囲第
４項記載の半導体装置の製造方法。 ７、前記測定用電極を覆う絶縁膜を形成した後に、前記
外部電極を形成することを特徴とする特許請求の範囲第
４項記載の半導体装置の製造方法。 ８、前記測定用電極の上の絶縁膜は、半導体基板に露出
する上面がないように形成することを特徴とする特許請
求の範囲第４項記載の半導体装置の製造方法。 ９、前記測定用電極の絶縁膜を有機膜を用いて形成する
ことを特徴とする特許請求の範囲第４項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032957A JPS62193137A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61032957A JPS62193137A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62193137A true JPS62193137A (ja) | 1987-08-25 |
Family
ID=12373405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61032957A Pending JPS62193137A (ja) | 1986-02-19 | 1986-02-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62193137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996580A (en) * | 1987-10-14 | 1991-02-26 | Kabushiki Kaisha Toshiba | Bipolar semiconductor device |
| WO2012011207A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 検査用パッド電極を除去する工程を備える半導体装置の製造方法 |
-
1986
- 1986-02-19 JP JP61032957A patent/JPS62193137A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996580A (en) * | 1987-10-14 | 1991-02-26 | Kabushiki Kaisha Toshiba | Bipolar semiconductor device |
| WO2012011207A1 (ja) * | 2010-07-21 | 2012-01-26 | パナソニック株式会社 | 検査用パッド電極を除去する工程を備える半導体装置の製造方法 |
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