JP4179491B2 - 半導体装置及びその製造方法、ならびにその特性評価方法 - Google Patents
半導体装置及びその製造方法、ならびにその特性評価方法 Download PDFInfo
- Publication number
- JP4179491B2 JP4179491B2 JP2000123959A JP2000123959A JP4179491B2 JP 4179491 B2 JP4179491 B2 JP 4179491B2 JP 2000123959 A JP2000123959 A JP 2000123959A JP 2000123959 A JP2000123959 A JP 2000123959A JP 4179491 B2 JP4179491 B2 JP 4179491B2
- Authority
- JP
- Japan
- Prior art keywords
- misfet
- gate
- terminal
- source
- transistor cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4845—Details of ball bonds
- H01L2224/48451—Shape
- H01L2224/48453—Shape of the interface with the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含むパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）を有する半導体装置及びその製造方法ならびにその特性評価方法に関し、特に、前記パワーＭＩＳＦＥＴのオン抵抗が低い半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、パワーＭＩＳＦＥＴは、破壊耐圧、熱的安定性及び利得が大きく、電力増幅の構成も簡単であることから、スイッチング電源用パワーデバイス、電動機制御用パワーデバイス、車両用パワーデバイス等に広く使用されている。また、前記パワーデバイスの高性能化のため、前記パワーＭＩＳＦＥＴの微細化が進んでいる。
【０００３】
前記パワーデバイスに用いられるパワーＭＩＳＦＥＴは、静電破壊強度を確保するために、前記パワーＭＩＳＦＥＴが形成された半導体チップ内に保護ダイオードを設け、前記保護ダイオードを前記パワーＭＩＳＦＥＴのゲート、ソース間に電気的に接続する場合が多い。
【０００４】
また、前記パワーＭＩＳＦＥＴが形成された半導体チップ内に、前記保護ダイオードの他に、温度検出回路等のような保護回路を設け、その保護回路も前記パワーＭＩＳＦＥＴのゲート、ソース間に接続したものもある。
【０００５】
前記パワーＭＩＳＦＥＴのパッケージの構造には、一般的に３端子構造のパッケージが採用されており、前記半導体チップの第１主面上にゲート電極及びソース電極が形成され、前記第1主面と対向する第2主面にドレイン電極が形成される。
【０００６】
同一半導体チップ内に前記パワーＭＩＳＦＥＴ及び他の保護回路を設けている半導体装置では、前記パワーＭＩＳＦＥＴの前段に前記保護回路等が接続されているために、前記パワーＭＩＳＦＥＴの信頼性評価において、高い電圧を印加することができない。そのため、効率よくかつ効果的な信頼性評価が難しく、これまでに種々の信頼性評価方法に関する技術が提案されている。
【０００７】
特開平１１−１７７０８７号公報には、前記パワーＭＩＳＦＥＴに接続される保護回路を電気的に分離した状態でスクリーニングを行い、スクリーニング後に前記パワーＭＩＳＦＥＴと保護回路を電気的に接続する技術が開示されている。
【０００８】
前記特開平１１−１７７０８７号公報では、前記半導体チップ形成時に、前記パワーＭＩＳＦＥＴのゲート電極と前記保護回路の電源端子を電気的に分離させた状態で近接させ、前記パワーＭＩＳＦＥＴのソース電極と前記保護回路の電源端子を電気的に分離させた状態で近接させている。
【０００９】
このとき、前記パワーＭＩＳＦＥＴと前記保護回路は電気的に分離されているため、スクリーニングの際に、前記パワーＭＩＳＦＥＴのみの電気的特性を測定でき、信頼性の評価をすることが出来る。
【００１０】
例えば、前記ＭＩＳＦＥＴのゲート、ソース間に保護ダイオードを接続する場合には、前記パワーＭＩＳＦＥＴのみのオン抵抗を測定するために、図１４乃至図１６に示すように、ゲート端子を前記ＭＩＳＦＥＴ２に接続される第１ゲート端子４ａと、前記保護ダイオード２８の第２ゲート端子４ｂを電気的に分離させておく方法が考えられる。
【００１１】
また、前記パワーＭＩＳＦＥＴは微細化及び高性能化が進み、オン抵抗が数ｍΩ程度の超低オン抵抗のものが開発されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、前記パワーＭＩＳＦＥＴのオン抵抗が数ｍΩになった場合、ウエハ状態（チップ状態）で前記パワーＭＩＳＦＥＴのオン抵抗を正確に測定できないという問題があった。
【００１３】
前記パワーＭＩＳＦＥＴのオン抵抗を、ウエハ状態で測定する場合、前記ウエハのドレイン電極側を測定用ステージに向かい合わせて載せ、各素子形成領域のゲート電極及びソース電極に測定用の端子を当てて行う。このとき、測定用ステージとドレイン電極（ウエハ）の間、測定用端子とゲート電極及びソース電極の間に生じる接触抵抗は数ｍΩである。
【００１４】
従来のオン抵抗が数十ｍΩのパワーＭＩＳＦＥＴでは、前記接触抵抗がオン抵抗に比べて無視できる程度の大きさなので、ウエハ状態でもある程度正確なオン抵抗の測定ができるが、オン抵抗が数ｍΩの超低オン抵抗のパワーＭＩＳＦＥＴでは、前記接触抵抗とオン抵抗の大きさが同程度になり、測定時に区別ができず、正確なオン抵抗を測定できない。
【００１５】
また、前記超低オン抵抗のパワーＭＩＳＦＥＴを使用するパワーデバイスが、多種多様になっており、半導体チップの状態で出荷されたパワーＭＩＳＦＥＴをそれぞれのパワーデバイスの特性及び使用目的に合わせて選択して使用する場合が出てくる。その場合、半導体チップの状態でのオン抵抗の保証がなされていないため、前記パワーＭＩＳＦＥＴの信頼性が低いという問題があった。
【００１６】
また、ウエハ状態（チップ状態）でオン抵抗の測定ができないため、前記ウエハを個辺化して、パッケージングした後にオン抵抗を測定しおり、オン抵抗に不良がある半導体チップが混ざった状態で出荷、パッケージングされてしまう。そのため、前記パワーＭＩＳＦＥＴの信頼性が低くなるとともに、完成されたパッケージの歩留まりが低下し、製造コストが高くなるという問題があった。
【００１７】
本発明の目的は、超低オン抵抗のパワーＭＩＳＦＥＴを有する半導体装置において、前記パワーＭＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正確に測定することが可能な技術を提供することにある。
【００１８】
本発明の他の目的は、超低オン抵抗のパワーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うことが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、超低オン抵抗のパワーＭＩＳＦＥＴの信頼性を向上させることが可能な技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば、以下のとおりである。
（１）半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置において、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさで、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴとを有し、前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第２ゲート端子は、電気的に分離されており、かつ、ボンディングワイヤを用いて前記第１ゲート端子及び第２ゲート端子と、ゲート用のリードとを接続するときに、前記ボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されている半導体装置である。
【００２２】
（２）半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたトレンチゲート構造のＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴと、前記パワーＭＩＳＦＥＴのゲート電極とソース電極間を接続する保護回路を有する半導体装置であって、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するＭＩＳトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第１保護回路と、前記第２ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第２保護回路を有し、前記第１ＭＩＳＦＥＴのゲート電極及び前記第２ＭＩＳＦＥＴのゲート電極、ならびに前記第２保護回路のゲート電極側に接続される端子は、同一の第１ゲート端子に接続され、前記第１保護回路のゲート電極側に接続される端子は第２ゲート端子に接続され、前記第１ゲート端子と第２ゲート端子は電気的に分離されており、かつ、第１のボンディングワイヤを用いて前記第１ゲート端子及び前記第２ゲート端子と、ゲート用のリードとを接続するときに、前記第１のボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されており、前記第２ＭＩＳＦＥＴのソース電極に接続される第１ソース端子と、前記第２保護回路のソース電極側に接続される第２ソース端子は、電気的に分離されており、かつ、第２のボンディングワイヤを用いて前記第１ソース端子及び前記第２ソース端子と、ソース用のリードとを接続するときに、前記第２のボンディングワイヤの一方の端部により、前記第１ソース端子と前記第２ソース端子とを電気的に一括して接続可能な距離に形成されている半導体装置である。
【００２３】
前記（１）の手段によれば、同一の半導体基板上にトランジスタセルの数が異なる２つのパワーＭＩＳＦＥＴを形成し、それぞれを単独で動作させることができるようにゲート端子を電気的に分離させて形成している。このとき、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの個数をＮ個としたときに、前記第２ＭＩＳＦＥＴをトランジスタセルの個数がＮ／１００からＮ／１００００となるように形成する。このようにすることで、チップ状態（ウエハ状態）では、トランジスタセルの数が多い超オン抵抗の第１ＭＩＳＦＥＴのオン抵抗が正確に測れない場合でも、トランジスタセルの数が少ない第２ＭＩＳＦＥＴのオン抵抗を正確に測定することにより、前記第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
【００２４】
また、前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、第２ＭＩＳＦＥＴのゲート電極と接続される第２ゲート端子は、半導体チップの状態では電気的に分離されているが、その後の組み立て、パッケージング工程においてボンディングワイヤ等で電気的に接続することで、ゲート端子を共有できるようにする。
【００２５】
また、前記各ＭＩＳＦＥＴのソース・ゲート間に保護回路を設けるような場合には、前記（２）の手段のようにすることで、同一の半導体基板上に、前記第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各ＭＩＳＦＥＴのソース・ゲート間に接続される保護回路がすべて電気的に分離された状態で形成される。このときも、半導体チップの状態でトランジスタセルの数が少ない第２ＭＩＳＦＥＴのオン抵抗を測定することにより、第１ＭＩＳＦＥＴのオン抵抗が保証できる。
【００２６】
また、電気的に分離された前記第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各保護回路は、組み立て（パッケージング）工程でボンディングワイヤ等で電気的に接続される。
【００２７】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００２８】
【発明の実施の形態】
（実施例１）
図１は、本発明による実施例１の半導体装置の概略構成を示す模式平面図であり、図２は図１の等価回路図である。
【００２９】
図１及び図２において、１は半導体チップ、２は本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３はセンスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４はゲート端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、５ａは本体ゲート配線、５ｂはセンスゲート配線、６は本体ソース端子、７はセンスソース端子である。
【００３０】
本実施例１の半導体装置は、スタータジェネレータ向けなどの高定格電流、超低オン抵抗、高信頼度を要求されるパワーＭＩＳＦＥＴ、より具体的には、低オン抵抗に有効な本体ＭＩＳＦＥＴがトレンチゲート構造を有した縦型パワーＭＩＳＦＥＴであり、図１及び図２に示すように、同一の半導体チップ１上に、２つのパワーＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３が形成されている。前記第１ＭＩＳＦＥＴ２のゲート電極及び前記第２ＭＩＳＦＥＴ３のゲート電極は、本体ゲート配線５ａ及びセンスゲート配線５ｂによりゲート端子４に接続され、前記第１ＭＩＳＦＥＴ２上には本体ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３上にはセンスソース端子７が形成されている。また、図１には示していないが、前記半導体基板の裏面には、ドレイン電極８が形成されている。
【００３１】
また、前記ゲート端子４は、第１ゲート端子４ａ及び第２ゲート端子４ｂにより構成されており、前記第１ゲート端子４ａは前記本体ゲート配線５ａにより前記第１ＭＩＳＦＥＴ２のゲート電極と、前記第２ゲート端子４ｂは前記センスゲート配線５ｂにより前記第２ＭＩＳＦＥＴ３のゲート電極と、それぞれ接続されている。前記第１ゲート端子４ａと第２ゲート端子４ｂとは、前記半導体チップ１上に前記各ゲート配線及び前記各ゲート端子を形成する工程では、電気的に分離されており、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３を個別に動作させることができるようになっている。そのため、前記半導体チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気的特性を測定することができる。
【００３２】
図３は、図１の半導体装置の拡大平面図であり、図４は、図３のＡ−Ａ’線での断面図である。
【００３３】
本実施例１の半導体チップ１は、図３及び図４に示すように、シリコン等の半導体基板１１上に形成されたｎ型エピタキシャル層１２上に形成されるフィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離されている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィールド絶縁膜１３に接する外周部には、ｐウェル層１４が形成されており、前記ｐウェル層１４の内側の領域には、前記第１ＭＩＳＦＥＴ２を構成するトランジスタセルが形成されている。前記トランジスタセルは、ハニカム状に形成された溝（トレンチ）表面に、ゲート絶縁膜１５を介してゲート電極９が形成され、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６とｎソース領域１７が形成されている。前記ｎソース領域１７上には、層間絶縁膜１８が形成されており、前記層間絶縁膜１８には、前記ソース領域１７を貫通し、前記チャネル領域１６に達する溝が形成されており、層間絶縁膜１８上に形成されたソース電極１０が接続される。また、前記ゲート電極９の一端９ａは、前記層間絶縁膜１８上に形成される本体ゲート配線５ａと接続され、前記第１ゲート端子４ａから電圧が印加される。
【００３４】
前記第２ＭＩＳＦＥＴ３を形成する領域にも、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジスタセルが形成されているが、前記第２ＭＩＳＦＥＴ３を構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに比べて充分に少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）であるとする。
【００３５】
次に、本実施例１の半導体装置の製造方法について説明するが、ウエハ状の前記半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方法を簡単に説明する。
【００３６】
まず、シリコン等のウエハ状態の半導体基板１１上にｎエピタキシャル層１２を形成し、前記半導体基板１１のスクライブ領域で分割された回路形成領域に、選択酸化（ＬＯＣＯＳ）によるフィールド絶縁膜１３を形成し、前記第１ＭＩＳＦＥＴ２を形成する領域及び第２ＭＩＳＦＥＴ３を形成する領域を分離する。次に、前記フィールド絶縁膜１３により分離された前記各ＭＩＳＦＥＴを形成する領域の外周部にｐウェル層１４を形成する。
【００３７】
次に、前記ｐウェル層１４で囲まれた領域に、ゲート電極形成用の溝（トレンチ）をハニカム状に形成し、前記溝（トレンチ）の表面にゲート酸化膜１５を形成した後、前記溝（トレンチ）内部にゲート電極９を形成する。このとき、前記ゲート電極９の外周部の一端９ａは、前記フィールド絶縁膜１３側へ引き出される。
【００３８】
次に、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６及びｎソース領域１７を形成し、表面を層間絶縁膜１８で覆う。ここまでの工程で、ウエハ状の前記半導体基板１１上の各回路形成領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が同時に形成される。
【００３９】
次に、前記フィールド絶縁膜１３側へ引き出されたゲート電極９ａ及び前記ハニカム状のゲート電極９に囲まれた領域の前記層間絶縁膜１８上にコンタクトホールを形成し、前記ゲート電極９を引き出す本体ゲート配線５ａ及びセンスゲート配線５ｂ、ならびに各ＭＩＳＦＥＴを構成するトランジスタセルのｐソース領域１７から引き出されたソース電極１０を形成する。このとき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲート配線５ａ及び前記第２ＭＩＳＦＥＴ３から引き出されるセンスゲート配線５ｂの先端部は、電気的に接続されない距離に近接させて形成される。
【００４０】
次に、表面保護膜１９を形成し、前記本体ゲート配線５ａとセンスゲート配線５ｂが近接する領域及び前記ソース電極１０上に所定の形状の開口部を設け、前記ゲート端子４及び本体ソース端子６、ならびにセンスソース端子７を形成する。前記ゲート端子４に露出した、前記本体ゲート配線５ａの先端部が前記第１ゲート端子４ａとなり、前記センスゲート配線５ｂの先端部が前記第２ゲート端子４ｂとなる。
【００４１】
その後、前記ウエハ状の半導体基板１１の裏面を研磨して、金属膜を形成しドレイン電極８とすると、前記各回路形成領域に、図３及び図４に示したような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに第１ゲート端子４ａ及び第２ゲート端子４ｂからなるゲート端子４を有する半導体装置が形成される。
【００４２】
前記ウエハ状の半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この電気的特性の検査は、前記各ＭＩＳＦＥＴが形成された、ウエハ状態の半導体基板を検査用のステージ上に載せて、前記検査用ステージからドレイン電流を供給し、前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子６ならびにセンスソース端子７に検査端子を当てて行う。このとき、前記各回路形成領域に形成されたＭＩＳＦＥＴのオン抵抗を測定は、前記第２ゲート端子４ｂ及びセンスソース端子７に検査端子を当てて前記第２ＭＩＳＦＥＴ３のオン抵抗を測定する。
【００４３】
前記第１ＭＩＳＦＥＴ２のようにオン抵抗が数ｍΩと超低オン抵抗である場合には、前記半導体基板１１と前記検査用ステージとの間の接触抵抗が、数ｍΩであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の１０００分の１であるため、そのオン抵抗が数百ｍΩから数千ｍΩと大きくなり、前記接触抵抗の影響を受けず、正確なオン抵抗を測定できる。
【００４４】
前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳＦＥＴ３は、トランジスタセルの構造が同一であるため、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗が見積もれるため、ウエハ状態（チップ状態）で、前記超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００４５】
前記ウエハ状態での前記各ＭＩＳＦＥＴのオン抵抗の測定、及びその他の電気的特性の検査が終了したら、スクライブ領域で切断し、個々の半導体チップ１に分離する。このとき、前記電気的特性の検査で不良と判定された半導体チップは除去されるので、半導体チップの状態でのオン抵抗が保証されるとともに、前記半導体チップの信頼性が高くなる。
【００４６】
次に、分割された個々の半導体チップ１を組み立てる工程について説明する。図5乃至図7は、本実施例1の半導体装置の製造工程を説明するための図である。図5及び図6において、２０はリードフレーム、２１はダイパッド、２２はゲート用リード、２３は本体ソース用リード、２４はセンスソース用リード、２５はドレイン用リード、２６はボンディングワイヤ、２６ａはボンディングワイヤの先端部である。
【００４７】
まず、図５に示すように、前記手順に沿って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１のドレイン電極側（裏面）をリードフレーム２０のダイパッド２１に接着する。前記半導体チップ１と前記ダイパッド２１の接着には銀ペースト等の導電性接着剤を利用する。また、前記リードフレームには、前記ダイパッド２１の他にゲート用リード２１、第１ソース用リード２２、第２ソース用リード２４、及び前記ダイパッド２１と接続されているドレイン用リード２５が設けられている。
【００４８】
次に、図６に示すように、前記半導体チップ１上に設けられた前記ゲート端子４、前記本体ソース端子６、前記センスソース端子のそれぞれと、前記ゲート用リード２２、本体ソース用リード２３、センスソース用リード２４をボンディングワイヤ２６で接続する。このとき、前記ゲート端子４は第１ゲート端子４ａと第２ゲート端子４ｂに分離されているが、図７（ａ）及び図７（ｂ）に示すように、近接して形成しておくことにより、前記ボンディングワイヤ２６の先端部２６ａにより電気的に接続される。そのため、前記ゲート端子４とゲート用リード２２の接続を一括して行える。
【００４９】
その後、前記半導体チップ１及び各リード、ならびにボンディングワイヤ２６を樹脂で封止し、前記リードフレーム２０の外枠部分を切断し、前記各リードを分離して、半導体パッケージにする。
【００５０】
以上説明したように、本実施例１の半導体装置によれば、同一の半導体チップ１上に、Ｎ個のトランジスタセルにより構成される第１ＭＩＳＦＥＴと、その１００分の１から１００００分の１程度のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴとを形成し、さらに、前記第１ＭＩＳＦＥＴのゲート電極に接続される第１ゲート端子と前記第２ＭＩＳＦＥＴのゲート電極に接続される第２ゲート端子を、電気的に分離させておくことにより、それぞれのＭＩＳＦＥＴで電気的特性を検査することができる。そのため、前記第１ＭＩＳＦＥＴのオン抵抗が低く、ウエハ状態で正確に測定、保証できない場合でも、前記第２ＭＩＳＦＥＴのオン抵抗を正確に測定することで、半導体チップ状態での前記第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
【００５１】
また、超オン抵抗の前記第１ＭＩＳＦＥＴのオン抵抗を半導体チップの状態で保証できるため、前記半導体チップの選別時において、不良チップが除去されるため前記半導体チップの信頼性が向上する。そのため、前記半導体チップの状態で取引をすることが可能となり、前記半導体チップをパッケージングした後にオン抵抗を測定して保証する場合に比べ、前記半導体チップを利用する側の自由度が増す。
【００５２】
また、前記半導体チップの信頼性が向上するため、パッケージングした後にオン抵抗を測定するだけの場合に比べ不良発生率が下がり、歩留りが向上し、製造コストが低下する。
【００５３】
なお、本実施例１では、前記第２ＭＩＳＦＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオン抵抗を評価、保証する場合について説明したが、これに限らず、ウエハ状態（チップ状態）では測定できない前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測定することにより、前記第１ＭＩＳＦＥＴ２の特性を評価することができる。
【００５４】
（実施例２）
図８は、本発明による実施例２の半導体装置の概略構成を示す模式平面図であり、図９は、図８の等価回路図である。
【００５５】
図８及び図９において、１は半導体チップ、２は第１ＭＩＳＦＥＴ（本体ＭＩＳＦＥＴ）、３は第２ＭＩＳＦＥＴ（センスＭＩＳＦＥＴ）、４はゲート端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、５ａは本体ゲート配線、５ｂはセンスゲート配線、５ｃ，５ｄは保護回路用配線、５ｅは第１センス配線、５ｆは第２センス配線、５ｇはグランド配線、６は本体ソース端子、７はセンスソース端子、７ａは第１センス端子（第１ソース端子）、７ｂは第２センス端子（第２ソース端子）、２７は第１保護回路、２８は第２保護回路（保護ダイオード）、２９はグランド（ＧＮＤ）端子、３０は保護ダイオード、３１は抵抗である。
【００５６】
本実施例２の半導体装置は、前記パワーＭＩＳＦＥＴの静電破壊強度を確保するために、前記実施例１で説明したようなトランジスタセルの数が異なる２つのＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２と第２ＭＩＳＦＥＴ３のそれぞれのゲート、ソース間に保護回路（保護ダイオード）を接続した場合の実施例である。
【００５７】
本実施例２の半導体装置は、スタータジェネレータ向けなどの高定格電流、超低オン抵抗、高信頼度を要求されるパワーＭＯＳＦＥＴのようなものであり、図８及び図９に示すように、同一の半導体チップ１上に、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに前記第１ＭＩＳＦＥＴ２のゲート、ソース間に接続される第１保護回路２７及び第２ＭＩＳＦＥＴ３のゲート、ソース間に接続される第２保護回路２８が形成されている。前記第１ＭＩＳＦＥＴ２に接続される第１保護回路２７は、例えば、図９に示すように、保護ダイオード（ツェナーダイオード）３０と抵抗３１が並列に接続されたものを用い、前記第２ＭＩＳＦＥＴ３に接続される第２保護回路２８には保護ダイオードを用いる。
【００５８】
前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３のゲート電極９、ならびに前記第２ＭＩＳＦＥＴ３の保護ダイオード２８は、本体ゲート配線５ａ及びセンスゲート配線５ｂにより第１ゲート端子４ａに接続され、前記第１ＭＩＳＦＥＴ２に接続される第１保護回路２７は、保護回路用配線５ｃにより第２ゲート端子４ｂに接続される。前記ゲート端子４を構成する前記第１ゲート端子４ａは前記第１ゲート配線５ａにより前記第１ＭＩＳＦＥＴ２のゲート電極９と接続されるとともに、前記第２ゲート配線５ｂにより前記第２ＭＩＳＦＥＴ３のゲート電極及び保護回路３０と接続されている。また、前記第２ゲート端子４ｂは保護回路用配線５ｃにより前記第１ＭＩＳＦＥＴ２の保護回路と接続される。
【００５９】
また、前記第１ＭＩＳＦＥＴ２上には本体ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３には、センスソース端子７が接続されている。前記センスソース端子７は、第１センス端子７ａと第２センス端子７ｂが電気的に分離されて形成されており、前記第１センス端子７ａは第１センス配線５ｅにより前記第２ＭＩＳＦＥＴ３のソース電極と接続され、前記第２センス端子７ｂは第２センス配線５ｆにより前記第２保護回路２８に接続されている。また、図８には示していないが、前記半導体基板の裏面には、ドレイン電極８が形成されている。
【００６０】
前記第１ゲート端子４ａと第２ゲート端子４ｂとは、前記半導体チップ１上に前記各ゲート配線及び前記各ゲート端子を形成する工程では、電気的に分離されており、同様に、前記第１センス端子７ａと第２センス端子７ｂも電気的に分離されているので、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３は、前記第１保護回路２７及び第２保護回路２８と電気的に分離されているので、前記各ＭＩＳＦＥＴのみを個別に動作させることができるようになっている。そのため、前記半導体チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気的特性を測定することができる。
【００６１】
図１０は、図８の半導体装置の拡大平面図であり、図１１は、図１０のＣ−Ｃ’線での断面図である。
【００６２】
本実施例２の半導体チップ１は、図１０及び図１１に示すように、シリコン等の半導体基板１１上に形成されたｎ型エピタキシャル層１２上に形成されるフィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離されている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィールド絶縁膜１３に接する外周部には、ｐウェル層１４が形成されており、前記ｐウェル層１４の内側の領域には、前記第１ＭＩＳＦＥＴを構成するトランジスタセルが形成されている。前記トランジスタセルは、ハニカム状に形成された溝（トレンチ）表面に、ゲート絶縁膜１５を介してゲート電極９が形成され、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６とｎソース領域１７が形成されている。前記ｎソース領域１７上には、層間絶縁膜１８が形成されており、前記層間絶縁膜１８には、前記ソース領域１７を貫通し、前記チャネル領域１６に達する溝が形成されており、層間絶縁膜１８上に形成されたソース電極が接続される。また、前記ゲート電極９の一端は、前記層間絶縁膜１８上に形成される第１ゲート配線５ａと接続され、前記第１ゲート端子４ａから電圧が印加される。
【００６３】
前記第２ＭＩＳＦＥＴ３を形成する領域にも、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジスタセルが形成されているが、前記第２ＭＩＳＦＥＴ３を構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに比べて充分に少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）であるとする。
【００６４】
また、前記フィールド絶縁膜１３上には、ｎシリコン３０ａ、３０ｃ、３０ｅ、３０ｇ及びｐシリコン３０ｂ、３０ｄ、３０ｆが横方向に積層された前記第１保護回路２７の保護ダイオード３０、及び、同様の構成の前記第２ＭＩＳＦＥＴ３に接続される保護ダイオード２８が形成されている。
【００６５】
次に、本実施例２の半導体装置の製造方法について説明するが、ウエハ状の前記半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方法を簡単に説明する。
【００６６】
まず、前記実施例１で説明したように、シリコン等のウエハ状態の半導体基板１１上にｎエピタキシャル層１２を形成し、前記半導体基板１１のスクライブ領域で分割された回路形成領域に、所定の形状のフィールド絶縁膜１３、ｐウェル層１４、ゲート電極形成用の溝（トレンチ）、ゲート酸化膜１５、及びゲート電極９を形成する。
【００６７】
次に、前記フィールド絶縁膜１３上にｐシリコンを堆積させ、前記保護ダイオード３０及び抵抗（図示しない）等を形成する。
【００６８】
次に、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６及びｎソース領域１７を形成するとともに、前記保護ダイオードの領域を形成し、表面を層間絶縁膜１８で覆う。ここまでの工程で、ウエハ状の前記半導体基板１１上の各回路形成領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３、及び保護ダイオード２８，３０が同時に形成される。
【００６９】
次に、前記フィールド絶縁膜１３側へ引き出されたゲート電極９及び前記ハニカム状のゲート電極９に囲まれた領域の前記層間絶縁膜１８上、ならびに前記保護ダイオード２８，３０の両端上にコンタクトホールを形成し、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３のゲート電極９、ならびに前記保護ダイオード２８の一端２８ｇを接続する本体ゲート配線５ａと、前記保護回路用配線５ｃ、５ｄと、前記第１センス配線５ｅと、前記第２センス配線５ｆと、各ＭＩＳＦＥＴを構成するトランジスタセルのｐソース領域１７から引き出されたソース電極１０を形成する。このとき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲート配線５ａと前記保護ダイオード３０の一端３０ｇから引き出される保護回路用配線５ｃの先端部は、電気的に接続されない距離に近接させて形成される。また、前記第２ＭＩＳＦＥＴ３のソース電極１０から引き出された第１センス配線５ｅと、保護ダイオード２８の一端２８ａから引き出された第２センス配線５ｆの先端部も電気的に接続されない距離に近接させて形成される。
【００７０】
次に、表面保護膜１９を形成し、前記本体ゲート配線５ａと保護回路用配線５ｃが近接する領域及び前記ソース電極１０上、ならびに前記第１センス配線５ｅと第２センス配線５ｆが近接する領域に所定の形状の開口部を設け、前記ゲート端子４及び本体ソース端子６、ならびにセンスソース端子７を形成する。前記ゲート端子４に露出した、前記本体ゲート配線５ａの先端部が前記第１ゲート端子４ａとなり、前記保護回路用配線５ｃの先端部が前記第２ゲート端子４ｂとなる。また、前記センスソース端子７に露出した第１センス配線５ｅの先端部が第１センス端子７ａとなり、前記第２センス配線５ｆの先端が第２センス端子７ｂとなる。
【００７１】
その後、前記ウエハ状の半導体基板１１の裏面を研磨して、金属膜を形成しドレイン電極８とすると、前記各回路形成領域に、図１０及び図１１に示したような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに第１ゲート端子４ａ及び第２ゲート端子４ｂからなるゲート端子４と前記第１センス端子７ａ及び第２センス端子７ｂからなるセンスソース端子７を有する半導体装置が形成される。
【００７２】
前記ウエハ状の半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この電気的特性の検査は、前記各ＭＩＳＦＥＴが形成された、ウエハ状態の半導体基板を検査用のステージ上に載せて、前記検査用ステージからドレイン電流を供給し、前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子６ならびにセンスソース端子７に検査端子を当てて行う。このとき、前記各回路形成領域に形成されたＭＩＳＦＥＴのオン抵抗を測定は、前記第１ゲート端子４ａ及び第１センスソース端子７ａに検査端子を当てて前記第２ＭＩＳＦＥＴ３のオン抵抗を測定する。
【００７３】
前記第１ＭＩＳＦＥＴ２のようにオン抵抗が数ｍΩと超低オン抵抗である場合には、前記半導体基板１１と前記検査用ステージとの間の接触抵抗が、数ｍΩであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の１０００分の１であるため、そのオン抵抗が数百ｍΩから数千ｍΩと大きくなり、前記接触抵抗の影響を受けず、正確なオン抵抗を測定できる。
【００７４】
前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳＦＥＴ３は、トランジスタセルの構造が同一であるため、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗が見積もれるため、ウエハ状態（チップ状態）で、前記超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００７５】
前記ウエハ状態での前記各ＭＩＳＦＥＴのオン抵抗の測定、及びその他の電気的特性の検査が終了したら、スクライブ領域で切断し、個々の半導体チップ１に分離する。このとき、前記電気的特性の検査で不良と判定された半導体チップは除去されるので、半導体チップの状態でのオン抵抗が保証されるとともに、前記半導体チップの信頼性が高くなる。
【００７６】
次に、分割された個々の半導体チップを組み立てる工程について説明する。
図１２及び図１３は、本実施例２の半導体装置の製造工程を説明するための図である。図１２及び図１３において、２０はリードフレーム、２１はダイパッド、２２はゲート用リード、２３は本体ソース用リード、２４はセンスソース用リード、２５はドレイン用リード、２６はボンディングワイヤ、２６ａはボンディングワイヤの先端部、３２はグランド（ＧＮＤ）端子である。
【００７７】
まず、図１２に示すように、前記手順に沿って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１のドレイン電極側（裏面）をリードフレーム２０のダイパッド２１に接着する。前記半導体チップ１と前記ダイパッド２１の接着には銀ペースト等の導電性接着剤を利用する。また、前記リードフレーム２０には、前記ダイパッド２１の他にゲート用リード２１、本体ソース用リード２２、センスソース用リード２４、グランド用リード３２、及び前記ダイパッド２１と接続されているドレイン用パッド２５が設けられている。
【００７８】
次に、図１３に示すように、前記半導体チップ１上に設けられた前記ゲート端子４、前記本体ソース端子６、前記センスソース端子７、前記グランド端子２９のそれぞれと、前記ゲート用リード２２、本体ソース用リード２３、センスソース用リード２４、グランド用リード３２をボンディングワイヤ２６で接続する。このとき、前記ゲート端子４は第１ゲート端子４ａと第２ゲート端子４ｂに分離され、前記センスソース端子７は第１センスソース端子７ａと第２センスソース端子７ｂに分離されているが、図７（ａ）及び図７（ｂ）に示すように、近接して形成しておくことにより、前記ボンディングワイヤ２６の先端部２６ａにより電気的に接続される。そのため、前記ゲート端子４とゲート用リード２２の接続を一括して行える。また、前記センスソース端子７の前記第１センス端子７ａ及び第２センス端子７ｂも前記ゲート端子４と同様にボンディングワイヤ２６の先端部２６ａで電気的に接続される。
【００７９】
その後、前記半導体チップ１及び各リード、ならびにボンディングワイヤ２６を樹脂で封止し、前記リードフレーム２０の外枠部分を切断し、前記各リードを分離して、半導体パッケージにする。
【００８０】
以上説明したように、本実施例２の半導体装置によれば、同一の半導体チップ１上に、Ｎ個のトランジスタセルにより構成される第１ＭＩＳＦＥＴ２と、その１００分の１から１００００分の１程度のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴ３とを形成し、さらに、前記第１ＭＩＳＦＥＴ２のソース電極１０に接続される本体ソース端子６と前記第２ＭＩＳＦＥＴ３のソース電極１０に接続されるセンスソース端子７を、電気的に分離させておくことにより、それぞれのＭＩＳＦＥＴで電気的特性を検査することができる。そのため、前記第１ＭＩＳＦＥＴ２のオン抵抗が低く、ウエハ状態で正確に測定、保証できない場合でも、前記第２ＭＩＳＦＥＴ３のオン抵抗を正確に測定することで、半導体チップ状態での前記第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００８１】
また、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３とともに、半導体チップ上に形成される保護回路も、半導体チップの状態では電気的に分離されているが、オン抵抗を測定した後にボンディングワイヤ等で電気的に接続できるため、前記各ＭＩＳＦＥＴのゲート・ソース間に前記保護回路を接続し、静電破壊強度を確保することができる。
【００８２】
また、超オン抵抗の前記第１ＭＩＳＦＥＴ２のオン抵抗を半導体チップの状態で保証できるため、前記半導体チップの選別時において、不良チップが除去されるため前記半導体チップの信頼性が向上する。そのため、前記半導体チップの状態で取引をすることが可能となり、前記半導体チップをパッケージングした後にオン抵抗を測定して保証する場合に比べ、前記半導体チップを利用する側の自由度が増す。
【００８３】
また、前記半導体チップの信頼性が向上するため、パッケージングした後にオン抵抗を測定するだけの場合に比べ不良発生率が下がり、歩留りが向上し、製造コストが低下する。
【００８４】
なお、本実施例２では、前記第２ＭＩＳＦＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオン抵抗を評価する場合について説明したが、これに限らず、ウエハ状態（チップ状態）では測定できない前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測定することにより、前記第１ＭＩＳＦＥＴ２の特性を評価することができる。
【００８５】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００８６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８７】
（１）超低オン抵抗のパワーＭＩＳＦＥＴを有する半導体装置において、前記パワーＭＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正確に測定することができる。
【００８８】
（２）超低オン抵抗のパワーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うことできる。
【００８９】
（３）超低オン抵抗のパワーＭＩＳＦＥＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による実施例１の半導体装置の概略構成を示す模式平面図である。
【図２】図１の等価回路図である。
【図３】図１の部分拡大図である。
【図４】図３のＡ−Ａ’線での断面図である。
【図５】本実施例１の半導体装置の製造方法を説明するための図である。
【図６】本実施例１の半導体装置の製造方法を説明するための図である。
【図７】本実施例１の半導体装置の製造方法を説明するための図である。
【図８】本発明による実施例２の半導体装置の概略構成を示す模式平面図である。
【図９】図８の等価回路図である。
【図１０】図８の部分拡大図である。
【図１１】図１０のＣ−Ｃ’線での断面図である。
【図１２】本実施例２の半導体装置の製造方法を説明するための図である。
【図１３】本実施例２の半導体装置の製造方法を説明するための図である。
【図１４】従来の半導体装置の概略構成を説明するための模式平面図である。
【図１５】図１４の等価回路図である。
【図１６】図１４の部分拡大図である。
【符号の説明】
１…半導体チップ、２…本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３…センスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４…ゲート端子、４ａ…第１ゲート端子、４ｂ…第２ゲート端子、５ａ…本体ゲート配線、５ｂ…センスゲート配線、５ｃ，５ｄ…保護回路用配線、５ｅ…第１センス配線、５ｆ…第２センス配線、５ｇ…グランド配線、６…本体ソース端子、７…センスソース端子、７ａ…第１センス端子（第１ソース端子）、７ｂ…第２センス端子（第２ソース端子）、８…ドレイン電極、９…ゲート電極、１０…ソース電極、１１…半導体基板、１２…エピタキシャル層、１３…フィールド絶縁膜、１４…ウェル層、１５…ゲート絶縁膜、１６…チャネル領域、１７…ソース領域、１８…層間絶縁膜、１９…表面保護膜、２０…リードフレーム、２１…ダイパッド、２２…ゲート用リード、２３…本体ソース用リード、２４…センスソース用リード、２５…ドレイン用リード、２６…ボンディングワイヤ、２７…第１保護回路、２８…第２保護回路（保護ダイオード）、２９…グランド端子、３０…保護ダイオード、３１…抵抗、３２…グランド用リード。
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含むパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）を有する半導体装置及びその製造方法ならびにその特性評価方法に関し、特に、前記パワーＭＩＳＦＥＴのオン抵抗が低い半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、パワーＭＩＳＦＥＴは、破壊耐圧、熱的安定性及び利得が大きく、電力増幅の構成も簡単であることから、スイッチング電源用パワーデバイス、電動機制御用パワーデバイス、車両用パワーデバイス等に広く使用されている。また、前記パワーデバイスの高性能化のため、前記パワーＭＩＳＦＥＴの微細化が進んでいる。
【０００３】
前記パワーデバイスに用いられるパワーＭＩＳＦＥＴは、静電破壊強度を確保するために、前記パワーＭＩＳＦＥＴが形成された半導体チップ内に保護ダイオードを設け、前記保護ダイオードを前記パワーＭＩＳＦＥＴのゲート、ソース間に電気的に接続する場合が多い。
【０００４】
また、前記パワーＭＩＳＦＥＴが形成された半導体チップ内に、前記保護ダイオードの他に、温度検出回路等のような保護回路を設け、その保護回路も前記パワーＭＩＳＦＥＴのゲート、ソース間に接続したものもある。
【０００５】
前記パワーＭＩＳＦＥＴのパッケージの構造には、一般的に３端子構造のパッケージが採用されており、前記半導体チップの第１主面上にゲート電極及びソース電極が形成され、前記第1主面と対向する第2主面にドレイン電極が形成される。
【０００６】
同一半導体チップ内に前記パワーＭＩＳＦＥＴ及び他の保護回路を設けている半導体装置では、前記パワーＭＩＳＦＥＴの前段に前記保護回路等が接続されているために、前記パワーＭＩＳＦＥＴの信頼性評価において、高い電圧を印加することができない。そのため、効率よくかつ効果的な信頼性評価が難しく、これまでに種々の信頼性評価方法に関する技術が提案されている。
【０００７】
特開平１１−１７７０８７号公報には、前記パワーＭＩＳＦＥＴに接続される保護回路を電気的に分離した状態でスクリーニングを行い、スクリーニング後に前記パワーＭＩＳＦＥＴと保護回路を電気的に接続する技術が開示されている。
【０００８】
前記特開平１１−１７７０８７号公報では、前記半導体チップ形成時に、前記パワーＭＩＳＦＥＴのゲート電極と前記保護回路の電源端子を電気的に分離させた状態で近接させ、前記パワーＭＩＳＦＥＴのソース電極と前記保護回路の電源端子を電気的に分離させた状態で近接させている。
【０００９】
このとき、前記パワーＭＩＳＦＥＴと前記保護回路は電気的に分離されているため、スクリーニングの際に、前記パワーＭＩＳＦＥＴのみの電気的特性を測定でき、信頼性の評価をすることが出来る。
【００１０】
例えば、前記ＭＩＳＦＥＴのゲート、ソース間に保護ダイオードを接続する場合には、前記パワーＭＩＳＦＥＴのみのオン抵抗を測定するために、図１４乃至図１６に示すように、ゲート端子を前記ＭＩＳＦＥＴ２に接続される第１ゲート端子４ａと、前記保護ダイオード２８の第２ゲート端子４ｂを電気的に分離させておく方法が考えられる。
【００１１】
また、前記パワーＭＩＳＦＥＴは微細化及び高性能化が進み、オン抵抗が数ｍΩ程度の超低オン抵抗のものが開発されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、前記パワーＭＩＳＦＥＴのオン抵抗が数ｍΩになった場合、ウエハ状態（チップ状態）で前記パワーＭＩＳＦＥＴのオン抵抗を正確に測定できないという問題があった。
【００１３】
前記パワーＭＩＳＦＥＴのオン抵抗を、ウエハ状態で測定する場合、前記ウエハのドレイン電極側を測定用ステージに向かい合わせて載せ、各素子形成領域のゲート電極及びソース電極に測定用の端子を当てて行う。このとき、測定用ステージとドレイン電極（ウエハ）の間、測定用端子とゲート電極及びソース電極の間に生じる接触抵抗は数ｍΩである。
【００１４】
従来のオン抵抗が数十ｍΩのパワーＭＩＳＦＥＴでは、前記接触抵抗がオン抵抗に比べて無視できる程度の大きさなので、ウエハ状態でもある程度正確なオン抵抗の測定ができるが、オン抵抗が数ｍΩの超低オン抵抗のパワーＭＩＳＦＥＴでは、前記接触抵抗とオン抵抗の大きさが同程度になり、測定時に区別ができず、正確なオン抵抗を測定できない。
【００１５】
また、前記超低オン抵抗のパワーＭＩＳＦＥＴを使用するパワーデバイスが、多種多様になっており、半導体チップの状態で出荷されたパワーＭＩＳＦＥＴをそれぞれのパワーデバイスの特性及び使用目的に合わせて選択して使用する場合が出てくる。その場合、半導体チップの状態でのオン抵抗の保証がなされていないため、前記パワーＭＩＳＦＥＴの信頼性が低いという問題があった。
【００１６】
また、ウエハ状態（チップ状態）でオン抵抗の測定ができないため、前記ウエハを個辺化して、パッケージングした後にオン抵抗を測定しおり、オン抵抗に不良がある半導体チップが混ざった状態で出荷、パッケージングされてしまう。そのため、前記パワーＭＩＳＦＥＴの信頼性が低くなるとともに、完成されたパッケージの歩留まりが低下し、製造コストが高くなるという問題があった。
【００１７】
本発明の目的は、超低オン抵抗のパワーＭＩＳＦＥＴを有する半導体装置において、前記パワーＭＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正確に測定することが可能な技術を提供することにある。
【００１８】
本発明の他の目的は、超低オン抵抗のパワーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うことが可能な技術を提供することにある。
【００１９】
本発明の他の目的は、超低オン抵抗のパワーＭＩＳＦＥＴの信頼性を向上させることが可能な技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば、以下のとおりである。
（１）半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置において、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさで、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴとを有し、前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第２ゲート端子は、電気的に分離されており、かつ、ボンディングワイヤを用いて前記第１ゲート端子及び第２ゲート端子と、ゲート用のリードとを接続するときに、前記ボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されている半導体装置である。
【００２２】
（２）半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたトレンチゲート構造のＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴと、前記パワーＭＩＳＦＥＴのゲート電極とソース電極間を接続する保護回路を有する半導体装置であって、同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するＭＩＳトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第１保護回路と、前記第２ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第２保護回路を有し、前記第１ＭＩＳＦＥＴのゲート電極及び前記第２ＭＩＳＦＥＴのゲート電極、ならびに前記第２保護回路のゲート電極側に接続される端子は、同一の第１ゲート端子に接続され、前記第１保護回路のゲート電極側に接続される端子は第２ゲート端子に接続され、前記第１ゲート端子と第２ゲート端子は電気的に分離されており、かつ、第１のボンディングワイヤを用いて前記第１ゲート端子及び前記第２ゲート端子と、ゲート用のリードとを接続するときに、前記第１のボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されており、前記第２ＭＩＳＦＥＴのソース電極に接続される第１ソース端子と、前記第２保護回路のソース電極側に接続される第２ソース端子は、電気的に分離されており、かつ、第２のボンディングワイヤを用いて前記第１ソース端子及び前記第２ソース端子と、ソース用のリードとを接続するときに、前記第２のボンディングワイヤの一方の端部により、前記第１ソース端子と前記第２ソース端子とを電気的に一括して接続可能な距離に形成されている半導体装置である。
【００２３】
前記（１）の手段によれば、同一の半導体基板上にトランジスタセルの数が異なる２つのパワーＭＩＳＦＥＴを形成し、それぞれを単独で動作させることができるようにゲート端子を電気的に分離させて形成している。このとき、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの個数をＮ個としたときに、前記第２ＭＩＳＦＥＴをトランジスタセルの個数がＮ／１００からＮ／１００００となるように形成する。このようにすることで、チップ状態（ウエハ状態）では、トランジスタセルの数が多い超オン抵抗の第１ＭＩＳＦＥＴのオン抵抗が正確に測れない場合でも、トランジスタセルの数が少ない第２ＭＩＳＦＥＴのオン抵抗を正確に測定することにより、前記第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
【００２４】
また、前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、第２ＭＩＳＦＥＴのゲート電極と接続される第２ゲート端子は、半導体チップの状態では電気的に分離されているが、その後の組み立て、パッケージング工程においてボンディングワイヤ等で電気的に接続することで、ゲート端子を共有できるようにする。
【００２５】
また、前記各ＭＩＳＦＥＴのソース・ゲート間に保護回路を設けるような場合には、前記（２）の手段のようにすることで、同一の半導体基板上に、前記第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各ＭＩＳＦＥＴのソース・ゲート間に接続される保護回路がすべて電気的に分離された状態で形成される。このときも、半導体チップの状態でトランジスタセルの数が少ない第２ＭＩＳＦＥＴのオン抵抗を測定することにより、第１ＭＩＳＦＥＴのオン抵抗が保証できる。
【００２６】
また、電気的に分離された前記第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ、及び各保護回路は、組み立て（パッケージング）工程でボンディングワイヤ等で電気的に接続される。
【００２７】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号をつけ、その繰り返しの説明は省略する。
【００２８】
【発明の実施の形態】
（実施例１）
図１は、本発明による実施例１の半導体装置の概略構成を示す模式平面図であり、図２は図１の等価回路図である。
【００２９】
図１及び図２において、１は半導体チップ、２は本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３はセンスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４はゲート端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、５ａは本体ゲート配線、５ｂはセンスゲート配線、６は本体ソース端子、７はセンスソース端子である。
【００３０】
本実施例１の半導体装置は、スタータジェネレータ向けなどの高定格電流、超低オン抵抗、高信頼度を要求されるパワーＭＩＳＦＥＴ、より具体的には、低オン抵抗に有効な本体ＭＩＳＦＥＴがトレンチゲート構造を有した縦型パワーＭＩＳＦＥＴであり、図１及び図２に示すように、同一の半導体チップ１上に、２つのパワーＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３が形成されている。前記第１ＭＩＳＦＥＴ２のゲート電極及び前記第２ＭＩＳＦＥＴ３のゲート電極は、本体ゲート配線５ａ及びセンスゲート配線５ｂによりゲート端子４に接続され、前記第１ＭＩＳＦＥＴ２上には本体ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３上にはセンスソース端子７が形成されている。また、図１には示していないが、前記半導体基板の裏面には、ドレイン電極８が形成されている。
【００３１】
また、前記ゲート端子４は、第１ゲート端子４ａ及び第２ゲート端子４ｂにより構成されており、前記第１ゲート端子４ａは前記本体ゲート配線５ａにより前記第１ＭＩＳＦＥＴ２のゲート電極と、前記第２ゲート端子４ｂは前記センスゲート配線５ｂにより前記第２ＭＩＳＦＥＴ３のゲート電極と、それぞれ接続されている。前記第１ゲート端子４ａと第２ゲート端子４ｂとは、前記半導体チップ１上に前記各ゲート配線及び前記各ゲート端子を形成する工程では、電気的に分離されており、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３を個別に動作させることができるようになっている。そのため、前記半導体チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気的特性を測定することができる。
【００３２】
図３は、図１の半導体装置の拡大平面図であり、図４は、図３のＡ−Ａ’線での断面図である。
【００３３】
本実施例１の半導体チップ１は、図３及び図４に示すように、シリコン等の半導体基板１１上に形成されたｎ型エピタキシャル層１２上に形成されるフィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離されている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィールド絶縁膜１３に接する外周部には、ｐウェル層１４が形成されており、前記ｐウェル層１４の内側の領域には、前記第１ＭＩＳＦＥＴ２を構成するトランジスタセルが形成されている。前記トランジスタセルは、ハニカム状に形成された溝（トレンチ）表面に、ゲート絶縁膜１５を介してゲート電極９が形成され、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６とｎソース領域１７が形成されている。前記ｎソース領域１７上には、層間絶縁膜１８が形成されており、前記層間絶縁膜１８には、前記ソース領域１７を貫通し、前記チャネル領域１６に達する溝が形成されており、層間絶縁膜１８上に形成されたソース電極１０が接続される。また、前記ゲート電極９の一端９ａは、前記層間絶縁膜１８上に形成される本体ゲート配線５ａと接続され、前記第１ゲート端子４ａから電圧が印加される。
【００３４】
前記第２ＭＩＳＦＥＴ３を形成する領域にも、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジスタセルが形成されているが、前記第２ＭＩＳＦＥＴ３を構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに比べて充分に少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）であるとする。
【００３５】
次に、本実施例１の半導体装置の製造方法について説明するが、ウエハ状の前記半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方法を簡単に説明する。
【００３６】
まず、シリコン等のウエハ状態の半導体基板１１上にｎエピタキシャル層１２を形成し、前記半導体基板１１のスクライブ領域で分割された回路形成領域に、選択酸化（ＬＯＣＯＳ）によるフィールド絶縁膜１３を形成し、前記第１ＭＩＳＦＥＴ２を形成する領域及び第２ＭＩＳＦＥＴ３を形成する領域を分離する。次に、前記フィールド絶縁膜１３により分離された前記各ＭＩＳＦＥＴを形成する領域の外周部にｐウェル層１４を形成する。
【００３７】
次に、前記ｐウェル層１４で囲まれた領域に、ゲート電極形成用の溝（トレンチ）をハニカム状に形成し、前記溝（トレンチ）の表面にゲート酸化膜１５を形成した後、前記溝（トレンチ）内部にゲート電極９を形成する。このとき、前記ゲート電極９の外周部の一端９ａは、前記フィールド絶縁膜１３側へ引き出される。
【００３８】
次に、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６及びｎソース領域１７を形成し、表面を層間絶縁膜１８で覆う。ここまでの工程で、ウエハ状の前記半導体基板１１上の各回路形成領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が同時に形成される。
【００３９】
次に、前記フィールド絶縁膜１３側へ引き出されたゲート電極９ａ及び前記ハニカム状のゲート電極９に囲まれた領域の前記層間絶縁膜１８上にコンタクトホールを形成し、前記ゲート電極９を引き出す本体ゲート配線５ａ及びセンスゲート配線５ｂ、ならびに各ＭＩＳＦＥＴを構成するトランジスタセルのｐソース領域１７から引き出されたソース電極１０を形成する。このとき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲート配線５ａ及び前記第２ＭＩＳＦＥＴ３から引き出されるセンスゲート配線５ｂの先端部は、電気的に接続されない距離に近接させて形成される。
【００４０】
次に、表面保護膜１９を形成し、前記本体ゲート配線５ａとセンスゲート配線５ｂが近接する領域及び前記ソース電極１０上に所定の形状の開口部を設け、前記ゲート端子４及び本体ソース端子６、ならびにセンスソース端子７を形成する。前記ゲート端子４に露出した、前記本体ゲート配線５ａの先端部が前記第１ゲート端子４ａとなり、前記センスゲート配線５ｂの先端部が前記第２ゲート端子４ｂとなる。
【００４１】
その後、前記ウエハ状の半導体基板１１の裏面を研磨して、金属膜を形成しドレイン電極８とすると、前記各回路形成領域に、図３及び図４に示したような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに第１ゲート端子４ａ及び第２ゲート端子４ｂからなるゲート端子４を有する半導体装置が形成される。
【００４２】
前記ウエハ状の半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この電気的特性の検査は、前記各ＭＩＳＦＥＴが形成された、ウエハ状態の半導体基板を検査用のステージ上に載せて、前記検査用ステージからドレイン電流を供給し、前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子６ならびにセンスソース端子７に検査端子を当てて行う。このとき、前記各回路形成領域に形成されたＭＩＳＦＥＴのオン抵抗を測定は、前記第２ゲート端子４ｂ及びセンスソース端子７に検査端子を当てて前記第２ＭＩＳＦＥＴ３のオン抵抗を測定する。
【００４３】
前記第１ＭＩＳＦＥＴ２のようにオン抵抗が数ｍΩと超低オン抵抗である場合には、前記半導体基板１１と前記検査用ステージとの間の接触抵抗が、数ｍΩであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の１０００分の１であるため、そのオン抵抗が数百ｍΩから数千ｍΩと大きくなり、前記接触抵抗の影響を受けず、正確なオン抵抗を測定できる。
【００４４】
前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳＦＥＴ３は、トランジスタセルの構造が同一であるため、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗が見積もれるため、ウエハ状態（チップ状態）で、前記超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００４５】
前記ウエハ状態での前記各ＭＩＳＦＥＴのオン抵抗の測定、及びその他の電気的特性の検査が終了したら、スクライブ領域で切断し、個々の半導体チップ１に分離する。このとき、前記電気的特性の検査で不良と判定された半導体チップは除去されるので、半導体チップの状態でのオン抵抗が保証されるとともに、前記半導体チップの信頼性が高くなる。
【００４６】
次に、分割された個々の半導体チップ１を組み立てる工程について説明する。図5乃至図7は、本実施例1の半導体装置の製造工程を説明するための図である。図5及び図6において、２０はリードフレーム、２１はダイパッド、２２はゲート用リード、２３は本体ソース用リード、２４はセンスソース用リード、２５はドレイン用リード、２６はボンディングワイヤ、２６ａはボンディングワイヤの先端部である。
【００４７】
まず、図５に示すように、前記手順に沿って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１のドレイン電極側（裏面）をリードフレーム２０のダイパッド２１に接着する。前記半導体チップ１と前記ダイパッド２１の接着には銀ペースト等の導電性接着剤を利用する。また、前記リードフレームには、前記ダイパッド２１の他にゲート用リード２１、第１ソース用リード２２、第２ソース用リード２４、及び前記ダイパッド２１と接続されているドレイン用リード２５が設けられている。
【００４８】
次に、図６に示すように、前記半導体チップ１上に設けられた前記ゲート端子４、前記本体ソース端子６、前記センスソース端子のそれぞれと、前記ゲート用リード２２、本体ソース用リード２３、センスソース用リード２４をボンディングワイヤ２６で接続する。このとき、前記ゲート端子４は第１ゲート端子４ａと第２ゲート端子４ｂに分離されているが、図７（ａ）及び図７（ｂ）に示すように、近接して形成しておくことにより、前記ボンディングワイヤ２６の先端部２６ａにより電気的に接続される。そのため、前記ゲート端子４とゲート用リード２２の接続を一括して行える。
【００４９】
その後、前記半導体チップ１及び各リード、ならびにボンディングワイヤ２６を樹脂で封止し、前記リードフレーム２０の外枠部分を切断し、前記各リードを分離して、半導体パッケージにする。
【００５０】
以上説明したように、本実施例１の半導体装置によれば、同一の半導体チップ１上に、Ｎ個のトランジスタセルにより構成される第１ＭＩＳＦＥＴと、その１００分の１から１００００分の１程度のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴとを形成し、さらに、前記第１ＭＩＳＦＥＴのゲート電極に接続される第１ゲート端子と前記第２ＭＩＳＦＥＴのゲート電極に接続される第２ゲート端子を、電気的に分離させておくことにより、それぞれのＭＩＳＦＥＴで電気的特性を検査することができる。そのため、前記第１ＭＩＳＦＥＴのオン抵抗が低く、ウエハ状態で正確に測定、保証できない場合でも、前記第２ＭＩＳＦＥＴのオン抵抗を正確に測定することで、半導体チップ状態での前記第１ＭＩＳＦＥＴのオン抵抗を保証することができる。
【００５１】
また、超オン抵抗の前記第１ＭＩＳＦＥＴのオン抵抗を半導体チップの状態で保証できるため、前記半導体チップの選別時において、不良チップが除去されるため前記半導体チップの信頼性が向上する。そのため、前記半導体チップの状態で取引をすることが可能となり、前記半導体チップをパッケージングした後にオン抵抗を測定して保証する場合に比べ、前記半導体チップを利用する側の自由度が増す。
【００５２】
また、前記半導体チップの信頼性が向上するため、パッケージングした後にオン抵抗を測定するだけの場合に比べ不良発生率が下がり、歩留りが向上し、製造コストが低下する。
【００５３】
なお、本実施例１では、前記第２ＭＩＳＦＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオン抵抗を評価、保証する場合について説明したが、これに限らず、ウエハ状態（チップ状態）では測定できない前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測定することにより、前記第１ＭＩＳＦＥＴ２の特性を評価することができる。
【００５４】
（実施例２）
図８は、本発明による実施例２の半導体装置の概略構成を示す模式平面図であり、図９は、図８の等価回路図である。
【００５５】
図８及び図９において、１は半導体チップ、２は第１ＭＩＳＦＥＴ（本体ＭＩＳＦＥＴ）、３は第２ＭＩＳＦＥＴ（センスＭＩＳＦＥＴ）、４はゲート端子、４ａは第１ゲート端子、４ｂは第２ゲート端子、５ａは本体ゲート配線、５ｂはセンスゲート配線、５ｃ，５ｄは保護回路用配線、５ｅは第１センス配線、５ｆは第２センス配線、５ｇはグランド配線、６は本体ソース端子、７はセンスソース端子、７ａは第１センス端子（第１ソース端子）、７ｂは第２センス端子（第２ソース端子）、２７は第１保護回路、２８は第２保護回路（保護ダイオード）、２９はグランド（ＧＮＤ）端子、３０は保護ダイオード、３１は抵抗である。
【００５６】
本実施例２の半導体装置は、前記パワーＭＩＳＦＥＴの静電破壊強度を確保するために、前記実施例１で説明したようなトランジスタセルの数が異なる２つのＭＩＳＦＥＴ、第１ＭＩＳＦＥＴ２と第２ＭＩＳＦＥＴ３のそれぞれのゲート、ソース間に保護回路（保護ダイオード）を接続した場合の実施例である。
【００５７】
本実施例２の半導体装置は、スタータジェネレータ向けなどの高定格電流、超低オン抵抗、高信頼度を要求されるパワーＭＯＳＦＥＴのようなものであり、図８及び図９に示すように、同一の半導体チップ１上に、第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに前記第１ＭＩＳＦＥＴ２のゲート、ソース間に接続される第１保護回路２７及び第２ＭＩＳＦＥＴ３のゲート、ソース間に接続される第２保護回路２８が形成されている。前記第１ＭＩＳＦＥＴ２に接続される第１保護回路２７は、例えば、図９に示すように、保護ダイオード（ツェナーダイオード）３０と抵抗３１が並列に接続されたものを用い、前記第２ＭＩＳＦＥＴ３に接続される第２保護回路２８には保護ダイオードを用いる。
【００５８】
前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３のゲート電極９、ならびに前記第２ＭＩＳＦＥＴ３の保護ダイオード２８は、本体ゲート配線５ａ及びセンスゲート配線５ｂにより第１ゲート端子４ａに接続され、前記第１ＭＩＳＦＥＴ２に接続される第１保護回路２７は、保護回路用配線５ｃにより第２ゲート端子４ｂに接続される。前記ゲート端子４を構成する前記第１ゲート端子４ａは前記第１ゲート配線５ａにより前記第１ＭＩＳＦＥＴ２のゲート電極９と接続されるとともに、前記第２ゲート配線５ｂにより前記第２ＭＩＳＦＥＴ３のゲート電極及び保護回路３０と接続されている。また、前記第２ゲート端子４ｂは保護回路用配線５ｃにより前記第１ＭＩＳＦＥＴ２の保護回路と接続される。
【００５９】
また、前記第１ＭＩＳＦＥＴ２上には本体ソース端子６が形成され、前記第２ＭＩＳＦＥＴ３には、センスソース端子７が接続されている。前記センスソース端子７は、第１センス端子７ａと第２センス端子７ｂが電気的に分離されて形成されており、前記第１センス端子７ａは第１センス配線５ｅにより前記第２ＭＩＳＦＥＴ３のソース電極と接続され、前記第２センス端子７ｂは第２センス配線５ｆにより前記第２保護回路２８に接続されている。また、図８には示していないが、前記半導体基板の裏面には、ドレイン電極８が形成されている。
【００６０】
前記第１ゲート端子４ａと第２ゲート端子４ｂとは、前記半導体チップ１上に前記各ゲート配線及び前記各ゲート端子を形成する工程では、電気的に分離されており、同様に、前記第１センス端子７ａと第２センス端子７ｂも電気的に分離されているので、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３は、前記第１保護回路２７及び第２保護回路２８と電気的に分離されているので、前記各ＭＩＳＦＥＴのみを個別に動作させることができるようになっている。そのため、前記半導体チップ１の状態で、前記第２ＭＩＳＦＥＴ３のみの電気的特性を測定することができる。
【００６１】
図１０は、図８の半導体装置の拡大平面図であり、図１１は、図１０のＣ−Ｃ’線での断面図である。
【００６２】
本実施例２の半導体チップ１は、図１０及び図１１に示すように、シリコン等の半導体基板１１上に形成されたｎ型エピタキシャル層１２上に形成されるフィールド絶縁膜１３により、前記第１ＭＩＳＦＥＴ２及び前記第２ＭＩＳＦＥＴ３を形成する領域が分離されている。前記第１ＭＩＳＦＥＴ２を形成する領域の前記フィールド絶縁膜１３に接する外周部には、ｐウェル層１４が形成されており、前記ｐウェル層１４の内側の領域には、前記第１ＭＩＳＦＥＴを構成するトランジスタセルが形成されている。前記トランジスタセルは、ハニカム状に形成された溝（トレンチ）表面に、ゲート絶縁膜１５を介してゲート電極９が形成され、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６とｎソース領域１７が形成されている。前記ｎソース領域１７上には、層間絶縁膜１８が形成されており、前記層間絶縁膜１８には、前記ソース領域１７を貫通し、前記チャネル領域１６に達する溝が形成されており、層間絶縁膜１８上に形成されたソース電極が接続される。また、前記ゲート電極９の一端は、前記層間絶縁膜１８上に形成される第１ゲート配線５ａと接続され、前記第１ゲート端子４ａから電圧が印加される。
【００６３】
前記第２ＭＩＳＦＥＴ３を形成する領域にも、前記第１ＭＩＳＦＥＴ２と同一の構成のトランジスタセルが形成されているが、前記第２ＭＩＳＦＥＴ３を構成するトランジスタセルの数Ｍは、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに比べて充分に少なく、例えば、１０００分の１（Ｍ＝Ｎ／１０００）であるとする。
【００６４】
また、前記フィールド絶縁膜１３上には、ｎシリコン３０ａ、３０ｃ、３０ｅ、３０ｇ及びｐシリコン３０ｂ、３０ｄ、３０ｆが横方向に積層された前記第１保護回路２７の保護ダイオード３０、及び、同様の構成の前記第２ＭＩＳＦＥＴ３に接続される保護ダイオード２８が形成されている。
【００６５】
次に、本実施例２の半導体装置の製造方法について説明するが、ウエハ状の前記半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成には、従来の方法を用いるため、以下、ＭＩＳＦＥＴを形成する方法を簡単に説明する。
【００６６】
まず、前記実施例１で説明したように、シリコン等のウエハ状態の半導体基板１１上にｎエピタキシャル層１２を形成し、前記半導体基板１１のスクライブ領域で分割された回路形成領域に、所定の形状のフィールド絶縁膜１３、ｐウェル層１４、ゲート電極形成用の溝（トレンチ）、ゲート酸化膜１５、及びゲート電極９を形成する。
【００６７】
次に、前記フィールド絶縁膜１３上にｐシリコンを堆積させ、前記保護ダイオード３０及び抵抗（図示しない）等を形成する。
【００６８】
次に、前記ハニカム状のゲート電極９に囲まれた領域に、ｐチャネル領域１６及びｎソース領域１７を形成するとともに、前記保護ダイオードの領域を形成し、表面を層間絶縁膜１８で覆う。ここまでの工程で、ウエハ状の前記半導体基板１１上の各回路形成領域には、トランジスタセルの数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３、及び保護ダイオード２８，３０が同時に形成される。
【００６９】
次に、前記フィールド絶縁膜１３側へ引き出されたゲート電極９及び前記ハニカム状のゲート電極９に囲まれた領域の前記層間絶縁膜１８上、ならびに前記保護ダイオード２８，３０の両端上にコンタクトホールを形成し、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３のゲート電極９、ならびに前記保護ダイオード２８の一端２８ｇを接続する本体ゲート配線５ａと、前記保護回路用配線５ｃ、５ｄと、前記第１センス配線５ｅと、前記第２センス配線５ｆと、各ＭＩＳＦＥＴを構成するトランジスタセルのｐソース領域１７から引き出されたソース電極１０を形成する。このとき、前記第１ＭＩＳＦＥＴ２から引き出される本体ゲート配線５ａと前記保護ダイオード３０の一端３０ｇから引き出される保護回路用配線５ｃの先端部は、電気的に接続されない距離に近接させて形成される。また、前記第２ＭＩＳＦＥＴ３のソース電極１０から引き出された第１センス配線５ｅと、保護ダイオード２８の一端２８ａから引き出された第２センス配線５ｆの先端部も電気的に接続されない距離に近接させて形成される。
【００７０】
次に、表面保護膜１９を形成し、前記本体ゲート配線５ａと保護回路用配線５ｃが近接する領域及び前記ソース電極１０上、ならびに前記第１センス配線５ｅと第２センス配線５ｆが近接する領域に所定の形状の開口部を設け、前記ゲート端子４及び本体ソース端子６、ならびにセンスソース端子７を形成する。前記ゲート端子４に露出した、前記本体ゲート配線５ａの先端部が前記第１ゲート端子４ａとなり、前記保護回路用配線５ｃの先端部が前記第２ゲート端子４ｂとなる。また、前記センスソース端子７に露出した第１センス配線５ｅの先端部が第１センス端子７ａとなり、前記第２センス配線５ｆの先端が第２センス端子７ｂとなる。
【００７１】
その後、前記ウエハ状の半導体基板１１の裏面を研磨して、金属膜を形成しドレイン電極８とすると、前記各回路形成領域に、図１０及び図１１に示したような第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３、ならびに第１ゲート端子４ａ及び第２ゲート端子４ｂからなるゲート端子４と前記第１センス端子７ａ及び第２センス端子７ｂからなるセンスソース端子７を有する半導体装置が形成される。
【００７２】
前記ウエハ状の半導体基板１１の各回路形成領域に前記各ＭＩＳＦＥＴを形成した後、ウエハ状態で前記各ＭＩＳＦＥＴの電気的特性の検査を行う。この電気的特性の検査は、前記各ＭＩＳＦＥＴが形成された、ウエハ状態の半導体基板を検査用のステージ上に載せて、前記検査用ステージからドレイン電流を供給し、前記各ＭＩＳＦＥＴのゲート端子４及び本体ソース端子６ならびにセンスソース端子７に検査端子を当てて行う。このとき、前記各回路形成領域に形成されたＭＩＳＦＥＴのオン抵抗を測定は、前記第１ゲート端子４ａ及び第１センスソース端子７ａに検査端子を当てて前記第２ＭＩＳＦＥＴ３のオン抵抗を測定する。
【００７３】
前記第１ＭＩＳＦＥＴ２のようにオン抵抗が数ｍΩと超低オン抵抗である場合には、前記半導体基板１１と前記検査用ステージとの間の接触抵抗が、数ｍΩであるため、前記第１ＭＩＳＦＥＴ２のオン抵抗を正確に測定できない。しかし、前記第２ＭＩＳＦＥＴ３は、トランジスタセルの数が前記第１ＭＩＳＦＥＴ２の１０００分の１であるため、そのオン抵抗が数百ｍΩから数千ｍΩと大きくなり、前記接触抵抗の影響を受けず、正確なオン抵抗を測定できる。
【００７４】
前記第１ＭＩＳＦＥＴ２と前記第２ＭＩＳＦＥＴ３は、トランジスタセルの構造が同一であるため、その数の比から前記第１ＭＩＳＦＥＴ２のオン抵抗が見積もれるため、ウエハ状態（チップ状態）で、前記超低オン抵抗の第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００７５】
前記ウエハ状態での前記各ＭＩＳＦＥＴのオン抵抗の測定、及びその他の電気的特性の検査が終了したら、スクライブ領域で切断し、個々の半導体チップ１に分離する。このとき、前記電気的特性の検査で不良と判定された半導体チップは除去されるので、半導体チップの状態でのオン抵抗が保証されるとともに、前記半導体チップの信頼性が高くなる。
【００７６】
次に、分割された個々の半導体チップを組み立てる工程について説明する。
図１２及び図１３は、本実施例２の半導体装置の製造工程を説明するための図である。図１２及び図１３において、２０はリードフレーム、２１はダイパッド、２２はゲート用リード、２３は本体ソース用リード、２４はセンスソース用リード、２５はドレイン用リード、２６はボンディングワイヤ、２６ａはボンディングワイヤの先端部、３２はグランド（ＧＮＤ）端子である。
【００７７】
まず、図１２に示すように、前記手順に沿って、トランジスタセルの個数がＮ個の第１ＭＩＳＦＥＴ２と、トランジスタセルの個数がＭ個（Ｍ＝Ｎ／１０００）の第２ＭＩＳＦＥＴ３が形成された半導体チップ１のドレイン電極側（裏面）をリードフレーム２０のダイパッド２１に接着する。前記半導体チップ１と前記ダイパッド２１の接着には銀ペースト等の導電性接着剤を利用する。また、前記リードフレーム２０には、前記ダイパッド２１の他にゲート用リード２１、本体ソース用リード２２、センスソース用リード２４、グランド用リード３２、及び前記ダイパッド２１と接続されているドレイン用パッド２５が設けられている。
【００７８】
次に、図１３に示すように、前記半導体チップ１上に設けられた前記ゲート端子４、前記本体ソース端子６、前記センスソース端子７、前記グランド端子２９のそれぞれと、前記ゲート用リード２２、本体ソース用リード２３、センスソース用リード２４、グランド用リード３２をボンディングワイヤ２６で接続する。このとき、前記ゲート端子４は第１ゲート端子４ａと第２ゲート端子４ｂに分離され、前記センスソース端子７は第１センスソース端子７ａと第２センスソース端子７ｂに分離されているが、図７（ａ）及び図７（ｂ）に示すように、近接して形成しておくことにより、前記ボンディングワイヤ２６の先端部２６ａにより電気的に接続される。そのため、前記ゲート端子４とゲート用リード２２の接続を一括して行える。また、前記センスソース端子７の前記第１センス端子７ａ及び第２センス端子７ｂも前記ゲート端子４と同様にボンディングワイヤ２６の先端部２６ａで電気的に接続される。
【００７９】
その後、前記半導体チップ１及び各リード、ならびにボンディングワイヤ２６を樹脂で封止し、前記リードフレーム２０の外枠部分を切断し、前記各リードを分離して、半導体パッケージにする。
【００８０】
以上説明したように、本実施例２の半導体装置によれば、同一の半導体チップ１上に、Ｎ個のトランジスタセルにより構成される第１ＭＩＳＦＥＴ２と、その１００分の１から１００００分の１程度のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴ３とを形成し、さらに、前記第１ＭＩＳＦＥＴ２のソース電極１０に接続される本体ソース端子６と前記第２ＭＩＳＦＥＴ３のソース電極１０に接続されるセンスソース端子７を、電気的に分離させておくことにより、それぞれのＭＩＳＦＥＴで電気的特性を検査することができる。そのため、前記第１ＭＩＳＦＥＴ２のオン抵抗が低く、ウエハ状態で正確に測定、保証できない場合でも、前記第２ＭＩＳＦＥＴ３のオン抵抗を正確に測定することで、半導体チップ状態での前記第１ＭＩＳＦＥＴ２のオン抵抗を保証することができる。
【００８１】
また、前記第１ＭＩＳＦＥＴ２及び第２ＭＩＳＦＥＴ３とともに、半導体チップ上に形成される保護回路も、半導体チップの状態では電気的に分離されているが、オン抵抗を測定した後にボンディングワイヤ等で電気的に接続できるため、前記各ＭＩＳＦＥＴのゲート・ソース間に前記保護回路を接続し、静電破壊強度を確保することができる。
【００８２】
また、超オン抵抗の前記第１ＭＩＳＦＥＴ２のオン抵抗を半導体チップの状態で保証できるため、前記半導体チップの選別時において、不良チップが除去されるため前記半導体チップの信頼性が向上する。そのため、前記半導体チップの状態で取引をすることが可能となり、前記半導体チップをパッケージングした後にオン抵抗を測定して保証する場合に比べ、前記半導体チップを利用する側の自由度が増す。
【００８３】
また、前記半導体チップの信頼性が向上するため、パッケージングした後にオン抵抗を測定するだけの場合に比べ不良発生率が下がり、歩留りが向上し、製造コストが低下する。
【００８４】
なお、本実施例２では、前記第２ＭＩＳＦＥＴ３のオン抵抗の測定して、第１ＭＩＳＦＥＴ２のオン抵抗を評価する場合について説明したが、これに限らず、ウエハ状態（チップ状態）では測定できない前記第１ＭＩＳＦＥＴ２の特性を前記第２ＭＩＳＦＥＴ３で測定することにより、前記第１ＭＩＳＦＥＴ２の特性を評価することができる。
【００８５】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはもちろんである。
【００８６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８７】
（１）超低オン抵抗のパワーＭＩＳＦＥＴを有する半導体装置において、前記パワーＭＩＳＦＥＴのオン抵抗をウエハ状態（チップ状態）で正確に測定することができる。
【００８８】
（２）超低オン抵抗のパワーＭＩＳＦＥＴのオン抵抗の特性保証を容易に行うことできる。
【００８９】
（３）超低オン抵抗のパワーＭＩＳＦＥＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による実施例１の半導体装置の概略構成を示す模式平面図である。
【図２】図１の等価回路図である。
【図３】図１の部分拡大図である。
【図４】図３のＡ−Ａ’線での断面図である。
【図５】本実施例１の半導体装置の製造方法を説明するための図である。
【図６】本実施例１の半導体装置の製造方法を説明するための図である。
【図７】本実施例１の半導体装置の製造方法を説明するための図である。
【図８】本発明による実施例２の半導体装置の概略構成を示す模式平面図である。
【図９】図８の等価回路図である。
【図１０】図８の部分拡大図である。
【図１１】図１０のＣ−Ｃ’線での断面図である。
【図１２】本実施例２の半導体装置の製造方法を説明するための図である。
【図１３】本実施例２の半導体装置の製造方法を説明するための図である。
【図１４】従来の半導体装置の概略構成を説明するための模式平面図である。
【図１５】図１４の等価回路図である。
【図１６】図１４の部分拡大図である。
【符号の説明】
１…半導体チップ、２…本体ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）、３…センスＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）、４…ゲート端子、４ａ…第１ゲート端子、４ｂ…第２ゲート端子、５ａ…本体ゲート配線、５ｂ…センスゲート配線、５ｃ，５ｄ…保護回路用配線、５ｅ…第１センス配線、５ｆ…第２センス配線、５ｇ…グランド配線、６…本体ソース端子、７…センスソース端子、７ａ…第１センス端子（第１ソース端子）、７ｂ…第２センス端子（第２ソース端子）、８…ドレイン電極、９…ゲート電極、１０…ソース電極、１１…半導体基板、１２…エピタキシャル層、１３…フィールド絶縁膜、１４…ウェル層、１５…ゲート絶縁膜、１６…チャネル領域、１７…ソース領域、１８…層間絶縁膜、１９…表面保護膜、２０…リードフレーム、２１…ダイパッド、２２…ゲート用リード、２３…本体ソース用リード、２４…センスソース用リード、２５…ドレイン用リード、２６…ボンディングワイヤ、２７…第１保護回路、２８…第２保護回路（保護ダイオード）、２９…グランド端子、３０…保護ダイオード、３１…抵抗、３２…グランド用リード。
Claims (5)
- 半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置において、
同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルと同じ大きさで、かつ前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴとを有し、
前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続される第２ゲート端子は、電気的に分離されており、かつ、
ボンディングワイヤを用いて前記第１ゲート端子及び前記第２ゲート端子と、ゲート用のリードとを接続するときに、前記ボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されていることを特徴とする半導体装置。 - 半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたトレンチゲート構造のＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴと、前記パワーＭＩＳＦＥＴのゲート電極とソース電極間を接続する保護回路を有する半導体装置であって、
同一半導体基板上に、Ｎ個の前記ＭＩＳトランジスタセルにより構成される第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するＭＩＳトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第１保護回路と、前記第２ＭＩＳＦＥＴのゲート電極とソース電極間を接続する第２保護回路を有し、
前記第１ＭＩＳＦＥＴのゲート電極及び前記第２ＭＩＳＦＥＴのゲート電極、ならびに前記第２保護回路のゲート電極側に接続される端子は、同一の第１ゲート端子に接続され、前記第１保護回路のゲート電極側に接続される端子は第２ゲート端子に接続され、前記第１ゲート端子と第２ゲート端子は電気的に分離されており、かつ、
第１のボンディングワイヤを用いて前記第１ゲート端子及び前記第２ゲート端子と、ゲート用のリードとを接続するときに、前記第１のボンディングワイヤの一方の端部により、前記第１ゲート端子と前記第２ゲート端子とを電気的に一括して接続可能な距離に形成されており、
前記第２ＭＩＳＦＥＴのソース電極に接続される第１ソース端子と、前記第２保護回路のソース電極側に接続される第２ソース端子は、電気的に分離されており、かつ、
第２のボンディングワイヤを用いて前記第１ソース端子及び前記第２ソース端子と、ソース用のリードとを接続するときに、前記第２のボンディングワイヤの一方の端部により、前記第１ソース端子と前記第２ソース端子とを電気的に一括して接続可能な距離に形成されていることを特徴とする半導体装置。 - 半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置の製造方法において、
前記半導体基板上に、前記ＭＩＳトランジスタセルの数がＮ個の第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴを形成する工程と、
前記第１ＭＩＳＦＥＴのゲート電極と接続される第１ゲート端子と、前記第２ＭＩＳＦＥＴのゲート電極と接続され、前記第１ゲート端子とは電気的に分離された第２ゲート端子を形成する工程と、
前記第２ＭＩＳＦＥＴのオン抵抗を測定する工程と、
前記３つの工程の後に、前記第１ゲート端子と前記第２ゲート端子を電気的に接続する工程を備えることを特徴とする半導体装置の製造方法。 - 半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置の製造方法において、
前記半導体基板上に、前記ＭＩＳトランジスタセルの数がＮ個の第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成される第２ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴのゲート電極とソース電極の間に接続される第１保護回路と、前記第２ＭＩＳＦＥＴのゲート電極とソース電極の間に接続される第２保護回路を形成する工程と、
前記第１ＭＩＳＦＥＴ、前記第２ＭＩＳＦＥＴ、及び前記第２保護回路のゲート電極側に接続される端子が接続される第１ゲート端子と、前記第１保護回路のゲート電極側に接続される端子に接続され、かつ前記第１ゲート端子と電気的に分離した第２ゲート端子と、前記第２ＭＩＳＦＥＴのソース電極に接続される第１ソース端子と、前記第２保護回路のソース電極側に接続される端子と接続され、かつ前記第１ソース端子と電気的に分離した第２ソース端子とを形成する工程と、
前記第２ＭＩＳＦＥＴのオン抵抗を測定する工程と、
前記３つの工程の後に、前記第１ゲート端子と第２ゲート端子、及び第１ソース端子と第２ソース端子を電気的に接続する工程を備えることを特徴とする半導体装置の製造方法。 - 半導体基板内に第１導電型のソース領域及びドレイン領域と第２導電型のチャネル領域が形成され、前記チャネル領域表面に絶縁膜を介してゲート電極が形成されたＭＩＳトランジスタセルが多数個並列に接続されたパワーＭＩＳＦＥＴを有する半導体装置の特性評価方法において、
半導体ウエハ上の複数の回路形成領域のそれぞれに、前記ＭＩＳトランジスタセルの数がＮ個の第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴを構成するトランジスタセルの数Ｎに対してＮ／１００以下のＭ個のトランジスタセルにより構成され、かつ、前記第１ＭＩＳＦＥＴとは独立して動作する第２ＭＩＳＦＥＴとを備える前記半導体装置を形成しておき、
前記半導体ウエハの状態で、前記回路形成領域に形成された前記第２ＭＩＳＦＥＴのオン抵抗を測定し、前記第２ＭＩＳＦＥＴと同一の回路形成領域に形成された前記第１ＭＩＳＦＥＴのオン抵抗を評価することを特徴とする半導体装置の特性評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000123959A JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000123959A JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308329A JP2001308329A (ja) | 2001-11-02 |
| JP4179491B2 true JP4179491B2 (ja) | 2008-11-12 |
Family
ID=18634170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000123959A Expired - Fee Related JP4179491B2 (ja) | 2000-04-25 | 2000-04-25 | 半導体装置及びその製造方法、ならびにその特性評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4179491B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4945055B2 (ja) | 2003-08-04 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4916860B2 (ja) * | 2006-12-08 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 負荷駆動回路および負荷駆動回路の製造方法 |
| JP5798024B2 (ja) | 2011-12-13 | 2015-10-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5998739B2 (ja) * | 2012-08-20 | 2016-09-28 | 富士通株式会社 | レギュレータ装置 |
| JP6544260B2 (ja) * | 2016-02-15 | 2019-07-17 | 株式会社デンソー | 電力変換装置 |
| JP7353312B2 (ja) | 2021-01-07 | 2023-09-29 | シーシーエス株式会社 | Ｌｅｄ光源、及び、ｌｅｄ光源の検査方法 |
-
2000
- 2000-04-25 JP JP2000123959A patent/JP4179491B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001308329A (ja) | 2001-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9761663B2 (en) | Semiconductor device | |
| KR100731270B1 (ko) | 테스트 가능한 정전기 방전 보호 회로 | |
| US7068058B2 (en) | Semiconductor integrated circuit device with test element group circuit | |
| JP2009065052A (ja) | 応力分布検出用半導体パッケージ群及びそれを用いた半導体パッケージの応力分布検出方法 | |
| US11410892B2 (en) | Semiconductor device and method of inspecting semiconductor device | |
| CN111198213A (zh) | 湿度检测装置 | |
| JPH09237799A (ja) | 誘電体分離型半導体装置 | |
| JP4179491B2 (ja) | 半導体装置及びその製造方法、ならびにその特性評価方法 | |
| US6809348B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP6894544B2 (ja) | 半導体装置の製造方法 | |
| JP4570896B2 (ja) | 半導体装置の製造方法 | |
| WO2020127442A2 (en) | Semiconductor module having a semiconductor and a housing partially enclosing the semiconductor | |
| CN101582421A (zh) | 可测试静电放电保护电路 | |
| JP2585556B2 (ja) | 半導体集積回路装置 | |
| JP6681948B2 (ja) | 半導体装置の製造方法および半導体装置の評価方法 | |
| JPH0338052A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS62193137A (ja) | 半導体装置の製造方法 | |
| JPS6298633A (ja) | 半導体装置 | |
| JP2013105937A (ja) | 半導体装置及びその製造方法 | |
| JPH0462943A (ja) | 半導体装置 | |
| JPH07312414A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS62169435A (ja) | 半導体集積回路の試験方法 | |
| JPH0372651A (ja) | 樹脂封止型半導体装置 | |
| JPH0614539B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH04291769A (ja) | Ｍｏｓ型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040329 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080819 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080821 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |