JP4916860B2

JP4916860B2 - 負荷駆動回路および負荷駆動回路の製造方法

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Publication number: JP4916860B2
Application number: JP2006331855A
Authority: JP
Inventors: 昭大道
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-12-08
Filing date: 2006-12-08
Publication date: 2012-04-18
Anticipated expiration: 2026-12-08
Also published as: JP2008147923A

Description

本発明は負荷駆動回路および負荷駆動回路の製造方法に関し、特に、車載用に搭載される負荷駆動回路およびその製造方法に適用して有効な技術に関するものである。

例えば、リレーやモータ等を制御するため、大電流でコイルや抵抗等の負荷を駆動する負荷駆動回路が知られている。このような負荷駆動回路は、通常、複数のパワートランジスタからなり、それぞれのパワートランジスタのオン／オフを制御することで負荷を駆動する構成となっている。負荷駆動回路は、様々の製品分野で用いられるが、車載分野を一例とすると、ＥＰＳ(Electric Power Steering)・ＡＢＳ(Anti-lock Braking System)等に含まれるモータやアクチュエータの駆動用や、エアバッグを展開するためのスクイブ（着火装置）の駆動用などとして用いられる。

前述したような、負荷駆動回路の一例として、図１１（ａ）〜（ｅ）に示すようなものが挙げられる。図１１（ａ）は、上アーム（又はハイサイドドライバ）と呼称される出力トランジスタＱ１を備え、それと接地電圧ＧＮＤとの間に接続された負荷インダクタＬ１を駆動するものである。図１１（ｂ）は、下アーム（又はローサイドドライバ）と呼称される出力トランジスタＱ２を備え、それと電源電圧ＶＢとの間に接続された負荷インダクタＬ２を駆動するものである。図１１（ｃ）は、上アームとなる出力トランジスタＱ１ａと下アームとなる出力トランジスタＱ２ａを備え、その間に接続された負荷抵抗Ｒ３を駆動するものである。

図１１（ｄ）は、上アームとなる出力トランジスタＱ１ａ，Ｑ１ｂと下アームとなる出力トランジスタＱ２ａ，Ｑ２ｂで所謂Ｈブリッジ回路を構成しており、これによって負荷インダクタＬ３を駆動するものである。図１１（ｅ）は、上アームとなる出力トランジスタＱ１ｕ，Ｑ１ｖ，Ｑ１ｗと下アームとなる出力トランジスタＱ２ｕ，Ｑ２ｖ，Ｑ２ｗで所謂３相ブリッジ回路を構成しており、これによって例えばスピンドルモータＭＲ等の負荷を駆動するものである。

このような負荷駆動回路において、各出力トランジスタは、プリドライバ回路で制御され、具体的には、例えば図６のような構成となっている。図６は、本発明の前提として検討した負荷駆動回路の構成例を示す回路図である。図６において、出力トランジスタ（ＭＩＳ（Metal-Insulator-Semiconductor）型のパワートランジスタ）Ｑ３は、図１１における上アーム側または下アーム側に設けられた各出力トランジスタの内の一つに当たり、プリドライバ回路ＰＤで駆動される。

Ｑ３のゲート〜ソース間に設けられた抵抗Ｒ２は、例えばプリドライバ回路ＰＤの故障や、ＰＤの電源端子ＶＡや接地端子ＳＧＮＤが未接続の場合のフェイルセーフとしてＱ３のゲート電荷を放電するパスを確保する為のものである。すなわち、Ｑ３がオフしなければいけない条件でオン誤動作をすることは、例えば車載用アプリケーションなどのように高信頼性や高品質が強く求められる用途では致命的となる。したがって、プリドライバ回路ＰＤの電源電圧ＶＥＲが供給されていない場合でも、Ｑ３をオフする為の放電パス（Ｒ２）が必須となる。

プリドライバ回路ＰＤの出力とソース端子Ｓの間に設けられたツェナーダイオードＺＤ１，ＺＤ２は、Ｑ３のゲート保護用で、サージ（ＥＳＤ）や伝播ノイズによりＱ３のゲート絶縁膜破壊が生じない様に破壊電圧以下でクランプをかける為のフェイルセーフ回路となる。ＺＤ２は、Ｑ３のゲート〜ソース間に逆バイアス過電圧が印加された場合の保護を想定しており、回路や動作条件によっては不要な場合もある。ＰＤの出力とＱ３のゲートの間に設けられた抵抗Ｒ３は、Ｑ３へのＥＳＤが容量結合（Ｑ３のＣｇｓやＣｇｄ等）によりゲート電位変動として伝播した場合に、ＰＤに電流が逆流することなどによる破壊を防止するためのものである。また、ＰＤの回路構成によってはＱ３のオン／オフスピードを調整する為の抵抗でもあり、回路や動作条件によっては不要な場合もある。

ここで、図６のＱ３のようなドライバ出力段のパワートランジスタは、数百ｍＡ〜数Ａレベル以上の電流を負荷に通電する為、ウエハプロセスやデザインルール等によるが、例えば数ｍｍ^２以上の素子面積を有する大サイズ素子となる。通常、ＭＩＳ型トランジスタのゲート絶縁膜には例えば異物やパターン欠陥、結晶欠陥等の初期故障となって現れる欠陥が含まれるので、これらはバーンイン等の加速試験やテスト等で出荷前にスクリーニングしなければならない。これらのゲート絶縁膜欠陥は素子面積（＝ゲート絶縁膜面積）が大きくなればなる程、素子当たりの不良発生確率は増加することになる。よって、このようなパワートランジスタにおけるゲート欠陥スクリーニングは、高品質要求のある車載用製品などでは特に重要である。

図９は、欠陥等によるゲート絶縁膜（酸化膜）故障率と電圧印加×時間によるストレスとの関係を示す説明図である。図９中にある（Ａ）や（Ｂ）は初期故障に当たる為、半導体製品の出荷後の不良率低減にはこれらを出荷前にスクリーニングする必要がある。（Ｃ）の領域はゲート絶縁膜が理想的な品質を有している場合の破壊電圧であり、真のゲート絶縁膜耐圧であるとも言える。

既に述べた、図６のＺＤ１（やＺＤ２）は、ゲート絶縁膜破壊を防止する為の保護素子であり、使用動作電圧の上限以上の過電圧印加を防止すれば良く、そのツェナー電圧は、例えば図９中のＶ１として示される。つまり、通常動作時の電源電圧範囲はＶ１以下の領域に設定される。また、前述したゲート絶縁膜の真性耐圧が図９中のＶ３で示される為、Ｖ１はＶ３より安全マージンを取った低い電圧値となる。フェイルセーフの観点から言えばＶ３−Ｖ１は大きければ大きいほど良いが、反面、回路的にＶ１以上の電圧印加による加速を行えないことから、Ｖ１〜Ｖ３の領域の不良品のスクリーニングが出来なくなる。すなわち、過電圧保護と欠陥除去は、回路的にはトレードオフの関係となる。

通常、ゲート絶縁膜欠陥除去の為の加速手法としてバーンインが挙げられるが、図６の様な回路を使用している場合、前述した理由により電圧加速は不十分である。ドライバ等の大電流・高電圧駆動製品は、自身の発熱もあり保証温度上限が高い（例えば１２５℃〜１５０℃）ので、温度加速も不十分な場合が多い。よって、回路的な工夫が無いままではバーンインによるスクリーニングは不十分となることが予測される。

図１０は、本発明の前提として検討した負荷駆動回路において、そのウエハプロセスから製品出荷に至るまでの処理の一例を示す工程フロー図である。バーンイン工程は、例えば図１０の（５）に示される。コスト増加になることから、ウエハレベルでのバーンインは一般的でなく、（３）のアセンブリ後のパッケージ品で実施されることが多い。車載用製品の高品質要求に応える為に全数バーンインを実施する場合、全ての出荷用サンプルが図１０の全工程を必須とするので、コスト増加につながることとなる。

以上のようなことから、ゲート絶縁膜の過電圧保護を実現しつつ絶縁膜欠陥のスクリーニング率を向上させることと、更に全数バーンイン工程の時間短縮や削減などによりコスト低減をも両立させることが非常に重要となる。そこで、例えば、図７に示すような回路を用いることが考えられる。

図７は、本発明の前提として検討した負荷駆動回路の他の構成例を示す回路図であり、図６の回路に対して、外部からゲート電圧を入力可能にする為の端子ＭＰを追加したものとなっている。図７の構成例は、端子ＭＰを用いて出力トランジスタＱ３にゲート電圧を印加することにより、ゲート電圧加速によるスクリーニングを意図したものである。図７の構成例を用いると、出力トランジスタＱ３の通常使用時の最大ゲート電圧値が図９のＶ１よりも十分に小さい場合は、電圧加速が可能となる為、スクリーニング精度の向上が可能となる。但し、この最大ゲート電圧値がＶ１とほぼ同等である場合は電圧加速が不十分となり、スクリーニング精度が低下する。

図８は、図７を変形した構成例を示す回路図である。図７で述べたような問題を解決するため、例えば図８に示すように、端子ＭＰと出力トランジスタＱ３のゲート保護用ツェナーダイオードＺＤ１，ＺＤ２との間に抵抗Ｒ４を挿入することが考えられる。これによって、通常使用時の最大ゲート電圧値をＶ１程度として、それよりも高いストレス電圧値を印加可能となる。但し、この場合、出力側（例えばＱ３のドレイン端子Ｄ側）から伝播する外乱ノイズや端子ＭＰからの電圧印加に対しては、全く電圧クランプがかからない為、フェイルセーフ機能が低下する恐れがある。

また、図９の領域（Ａ）や（Ｂ）の不良品、すなわちゲートストレスによるスクリーニングで発現する不良品はソフトリークを示すものが多い。この場合、図７や図８の回路において、端子ＭＰとソース端子Ｓとの間でＱ３のゲートリーク電流を測定できればゲート欠陥品を高精度で検出することが可能となる。しかしながら、図７や図８の回路では、ゲートプルダウン抵抗Ｒ２があるため、その測定精度が低いか測定不能となる。よって、仮にゲートストレス印加が可能となっても、回路構成上、故障検出精度が高くない為、結局はゲートスクリーニングが十分に行われないことが考えられる。

そこで、本発明の目的は、負荷駆動回路において、品質または信頼性の向上を実現することにある。また、本発明の他の目的は、製造コストを低減可能な負荷駆動回路の製造方法を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明の一実施の形態による負荷駆動回路は、出力トランジスタのゲートとその前段となるプリドライバ回路の間に第１抵抗を備え、第１抵抗の一端（プリドライバ回路側）と出力トランジスタのソースノードの間に第１クランプ回路を備え、第１抵抗の他端とソースノードの間に第２クランプ回路を備えたものとなっている。さらに、出力トランジスタのゲートと接地ノードの間にゲート電荷の放電パスを確保するための第２抵抗を備えたものとなっている。ここで、第２クランプ回路のクランプ電圧を第１クランプ回路よりも大きく設計すると、ソースノードを基準に出力トランジスタのゲートに対して十分に大きなストレス電圧を印加可能となる。更に、出力トランジスタのゲートとソースノードの間で第２抵抗の影響を受けずにゲートリーク電流の測定が可能となる。

本発明の一実施の形態による負荷駆動回路によると、出力トランジスタのゲートに対する過電圧保護機能を備えた上で、出力トランジスタのゲート欠陥品を検出するためのストレス試験を十分に行うことができ、品質または信頼性の向上が実現可能となる。さらに、半導体ウエハレベルでゲート欠陥品を除去することで、製造コストの低減が可能となる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による負荷駆動回路において、その構成例を示すものであり、（ａ）は回路図、（ｂ）は（ａ）に対してプリドライバ回路ＰＤの詳細例を含めた回路図である。図１に示す負荷駆動回路は、出力トランジスタＱ３と、そのゲートに接続された端子ＭＰ１と、抵抗Ｒ２，Ｒ４と、ツェナーダイオードＺＤ１〜ＺＤ３と、プリドライバ回路ＰＤなどによって構成される。Ｑ３は、ここではｎチャネル型のＭＩＳトランジスタ（ｎＭＩＳトランジスタ）となっており、ソースがソース端子（ソースノード）Ｓに、ドレインがドレイン端子（ドレインノード）Ｄに接続される。Ｒ２は、Ｑ３のゲートと接地端子（接地ノード）ＰＧとの間に接続され、図６で述べたようにゲート電荷の放電パスを確保する為のものであり、フェイルセーフとしての機能を備える。Ｒ４は、一端がＱ３のゲートに、他端がＰＤの出力に接続される。

ＺＤ１は、カソードがＰＤの出力（Ｒ４の他端）に、アノードがＺＤ２のアノードとＺＤ３のアノードに接続される。ＺＤ２のカソードは、ソース端子Ｓに接続され、ＺＤ３のカソードは、Ｑ３のゲート（Ｒ４の一端）に接続される。ＺＤ２は、図６で述べたように、Ｑ３のゲート〜ソース間に逆バイアス過電圧が印加された場合の保護を想定しており、回路や動作条件によっては不要な場合もある。なお、ドレイン端子Ｄは、直接的に又は間接的に電源電圧ＶＢに接続される。一方、ソース端子Ｓと接地端子ＰＧは、直接的に又は間接的に接地電圧ＧＮＤに接続される。

プリドライバ回路ＰＤは、図１（ｂ）に示すように、例えば、ｐチャネル型のＭＩＳトランジスタ（ｐＭＩＳトランジスタ）Ｑ４およびｎＭＩＳトランジスタＱ５を含むインバータ回路となっており、Ｑ４，Ｑ５のゲートに接続された端子Ｖｉｎからの入力信号を反転して出力する。Ｑ４のソースは、例えば出力スルーレート調整用の電流源ＣＭ１を介して電源端子（電源ノード）ＶＡに接続され、このＶＡが電源電圧ＶＥＲに接続される。一方、Ｑ５のソースも、例えば出力スルーレート調整用の電流源ＣＭ２を介して接地端子（接地ノード）ＳＧＮＤに接続され、このＳＧＮＤが接地電圧ＧＮＤに接続される。

このような構成において、本実施の形態１の負荷駆動回路の主要な特徴は、図８の構成例に対して、ツェナーダイオードＺＤ３を加えたことと、Ｒ２の一端を接地端子ＰＧとしてＱ３のソース端子Ｓから分離し、接地端子ＰＧとソース端子Ｓをそれぞれ独立にＧＮＤに接続させる構成としたことである。

まず、ＺＤ３を設けることで、ＰＤからの通常動作時のゲート駆動電圧に対してはＺＤ１（及びＺＤ２）からなるクランプ回路でクランプし、Ｑ３のドレイン端子Ｄ等からゲートに伝播する外乱ノイズやＥＳＤ等に対してはＺＤ３（及びＺＤ２）からなるクランプ回路でクランプすることができる。ここで、ＺＤ３には、ＺＤ１よりも高いクランプ電圧（ツェナー電圧）を持たせる。これにより、端子ＭＰ１からＱ３のゲートにストレス電圧を印加する際は、ＺＤ３（及びＺＤ２）のクランプ電圧まで印加可能となる。すなわち、例えばＺＤ１（及びＺＤ２）のクランプ電圧を図９におけるＶ１、ＺＤ３（及びＺＤ２）のクランプ電圧を図９におけるＶ２に設定すると、通常動作時はＶ１以上に電圧上昇することなく、ストレス印加時のみ、ゲート絶縁膜耐圧Ｖ３以下かつ十分な電圧加速が得られる電圧（Ｖ２）に設定可能となる。

また、図１に示す回路例は、例えば全てが１つの半導体チップ上に形成されるか、又はＰＤを除く回路部分が１つの半導体チップ上に形成される。ソース端子Ｓと接地端子ＰＧは、それぞれ電極パッドとして設けられ、パッケージング時に例えばボンディングワイヤ等によりパッケージング上の外部接地ピン（ＧＮＤ）に共通接続される。このように、半導体ウエハ上でソース端子Ｓと接地端子ＰＧを分離した構成にすると、ＭＰ１とＳの間の電流測定により、ウエハレベルにおいて抵抗Ｒ２の影響を受けずにＱ３のゲートリーク電流を測定できる。

なお、図１において、ＺＤ１〜ＺＤ３やＲ４は、Ｑ３のゲートの保護機能を担うものであり、組み立て前にＱ３と一体となってテストが行われることが望ましい。したがって、これらの回路の一端は、ウエハレベルにおいてＱ３のソース端子Ｓに接続させておく。一方、Ｒ２は、ＰＤに伴う組み立て後の誤動作対策機能を担うものであるため、ウエハレベルにおいて必ずしもＱ３と一体となってテストが行われる必要はなく、接地端子ＰＧをソース端子Ｓから分離させても特に問題は生じない。

また、図１の端子ＭＰ１も電極パッドとして設けられる。ＭＰ１は、パッケージの外部ピンに接続した場合に車載用製品特有の厳しいノイズやＥＳＤ試験用に対策回路が必要となることや、ウエハテストでの針当て専用のモニタパッドが通常のボンディングパッドより小面積で実現可能なことから、コスト低減や品質確保の為にはウエハレベルでの使用に限定した方が望ましい。そこで、ウエハレベルでの使用に限定した上で、更にこのウエハレベルにおいて可能な限りゲート絶縁膜の欠陥品を除去することができれば、欠陥品の組み立てに伴う組み立てコストの低減や、組み立て品に対するテストコストの低減などを図ることが可能となる。このような状況のもとで、図１の負荷駆動回路を用いると、ウエハレベルにおける十分なゲートストレス印加と高精度なゲートリーク電流の測定が行えるため、ウエハレベルで十分に欠陥品を除去することが可能となる。そして、場合によっては、図２に示すようにパッケージ品に対するバーンイン試験の代替と成り得る。

図２は、本発明の実施の形態１による負荷駆動回路において、その製造方法の一例を示す工程フロー図である。まず、図２の（１）において、ウエハプロセスにより図１のような回路を半導体ウエハ上に形成する。その後（２）において、プローブ検査装置等を用いて半導体ウエハに対する電気的試験を行う。この際に、予め図１のソース端子Ｓと端子ＭＰ１の間のリーク電流を測定しておき、その後、ソース端子Ｓを基準に端子ＭＰ１に対して所定のストレス電圧（例えば、図９におけるＶ２）を所定の時間印加する。ストレス印加後、ソース端子Ｓと端子ＭＰ１の間のリーク電流を再度測定し、予め測定しておいたリーク電流値と比較することで、良否の判定を行う。次いで、良品と判定されたものに対し、（３）においてパッケージアセンブリ（組み立て）を行い、前述した図１０の（４），（５）に該当するバーンイン試験を省略して、（６）のファイナルテストを行う。

このように、バーンイン試験を省略することで、製造コストを大幅に低減可能になる。また、通常のバーンイン試験は、温度加速も実現する為に高温バーンイン炉内で実施されるのに対し、電圧加速によるゲートストレス印加は常温での実施が可能であり、炉は必要ないので装置コスト等も含めて製造コストを低減できる。

以上、本実施の形態１の負荷駆動回路を用いることで、通常動作時にはゲート絶縁膜耐圧に対して十分マージンのあるクランプ電圧で過電圧保護をかけ、スクリーニングの為の電圧加速時には通常動作電圧よりも高く、耐圧よりも低いストレス電圧をゲートに印加することが可能となる。これにより、フェイルセーフ機能とゲートストレス印加によるスクリーニング手段とを両立させることができ、品質または信頼性の向上が実現可能となる。さらに、ウエハレベルにおける十分なゲートストレス印加とゲートリーク電流の高精度な測定が可能になるため、ウエハレベルで欠陥品の除去が可能となり、製造コストを低減できる。

なお、図１の回路例において、端子ＭＰ１をパッケージの外部ピンとして引き出した場合は、パッケージ品に対しても、フェイルセーフ機能を備えた上でゲートストレス印加を行うことが可能となる。ただし、この場合、前述したような懸案事項に加えて高精度なゲートリーク電流の測定も困難となるが、Ｑ３のその他の電気的特性の変動によりゲート絶縁膜の欠陥を検出し、更に前述したような懸案事項を許容できれば、パッケージ品に対してゲートストレスを印加することも有益である。

（実施の形態２）
本実施の形態２では、実施の形態１で示した端子ＭＰ１を他の端子で共用した構成例について説明する。図３は、本発明の実施の形態２による負荷駆動回路において、その構成例を示す回路図である。

図３に示す負荷駆動回路は、図１に示した端子ＭＰ１がゲートストレス印加回路ＧＳ１に置き換わった構成となっている。これ以外の構成に関しては、図１と同様であるため詳細な説明は省略する。ＧＳ１は、例えば、ｐＭＩＳトランジスタＱ６と、そのゲート〜ソース間に接続された抵抗Ｒ５によって構成される。Ｑ６のゲートは制御端子Ｖｓｔに接続され、Ｑ６のソースはプリドライバ回路ＰＤの電源端子ＶＡに接続され、Ｑ６のドレインは、Ｑ３のゲートに接続される。

このような構成を用いると、Ｑ３に対するゲートストレスの印加時に、制御端子Ｖｓｔを制御してＱ６をオンさせ、ＶＡに接続した電源電圧ＶＥＲを増加させることにより、ゲートストレス印加が可能となる。なお、制御端子Ｖｓｔは、特に電極パッドとして設ける必要はなく、例えばテスト時に接地電圧ＧＮＤとＶｓｔを接続するようなテスト用のスイッチ回路などを設ければよい。

以上、本実施の形態２の負荷駆動回路を用いることで、実施の形態１で述べた各種効果に加え、端子（電極パッド）ＭＰ１を電源端子ＶＡで共用することによる製造コストの低減（回路面積低減、組み立てコストの低減など）が可能となる。

（実施の形態３）
前述した実施の形態１では、ソース端子Ｓと接地端子ＰＧを分離することでゲートリーク電流の測定精度を向上させたが、本実施の形態３では、実施の形態１で示したゲート電荷放電用のプルダウン抵抗Ｒ２を変形することで測定精度の向上を図る。図４は、本発明の実施の形態３による負荷駆動回路において、その構成例を示す回路図である。

図４に示す負荷駆動回路は、図１に示したプルダウン抵抗Ｒ２を、ｎＭＩＳトランジスタＱ９〜Ｑ１１と抵抗Ｒ６，Ｒ７からなるプルダウン回路に置き換え、更にこのプルダウン回路の一端を出力トランジスタＱ３のソース端子Ｓに共通で接続した構成となっている。Ｑ９は、ソースがソース端子Ｓに接続され、ゲートがドレインと共通に接続され、ドレインが抵抗Ｒ６を介してＱ３のドレイン端子Ｄに接続される。Ｑ１０は、ソースがＳに、ゲートがＱ９のゲートに、ドレインがＱ３のゲートにそれぞれ接続される。Ｑ１１は、ソースがＳに、ドレインがＱ９のゲートにそれぞれ接続される。Ｑ１１のゲートは、制御端子ＧＰに接続され、ＧＰとＳの間に抵抗Ｒ７が接続される。

このような構成において、制御端子ＧＰが‘Ｈ’レベルの場合、Ｑ１１がオン、Ｑ９およびＱ１０がオフすることにより、端子ＭＰ１とソース端子Ｓとの間でＱ３のゲートリーク電流の測定が可能となる。一方、制御端子ＧＰが‘Ｌ’レベルの場合、Ｑ１１がオフ、Ｑ９およびＱ１０がオンし、Ｑ１０にＲ６およびダイオード接続のＱ９によって定められる所定のバイアスが印加されることで、Ｑ１０が定抵抗回路としての機能を果たすことになる。したがって、通常動作時は、ＧＰに‘Ｌ’レベルを入力し、ゲートストレスの印加時は、ＧＰに‘Ｈ’レベルを入力すればよい。

なお、制御端子ＧＰは、オープンの場合に抵抗Ｒ７を介して接地電圧ＧＮＤに接続されるため、通常動作時ではオープンでよい。一方、ゲートストレスの印加時では、ＧＰを電極パッドとした上で外部から‘Ｈ’レベルの電源電圧を印加可能なように構成するか、または、電源電圧が供給される他の端子からテスト用のスイッチ回路などを介して供給可能なように構成することも可能である。

以上、本実施の形態３の負荷駆動回路を用いることで、実施の形態１と同様、フェイルセーフ機能とゲートストレス印加によるスクリーニング手段を両立でき、品質または信頼性の向上が実現可能となる。また、実施の形態１のようにソース端子Ｓと接地端子ＰＧの分離が不必要となるため、組み立てコストなどが低減できる。更に、ウエハレベルのみならずパッケージレベルにおいても高精度なゲートリーク電流の測定が可能となるため、より最適（低コスト）なテスト工程フローを構築することが可能となる。このようなことから、品質または信頼性の向上や、製造コストの低減が実現できる。

（実施の形態４）
本実施の形態４では、実施の形態１で述べたクランプ回路部分の構成を変形した構成例について説明する。図５は、本発明の実施の形態４による負荷駆動回路において、その構成例を示す回路図である。図５に示す負荷駆動回路は、プリドライバ回路ＰＤと出力トランジスタＱ３のゲートの間に抵抗Ｒ８が設けられ、Ｒ８の両端とソース端子Ｓの間に、図１と異なり、ツェナーダイオードＺＤ４〜ＺＤ７、ｎＭＩＳトランジスタＱ１２および抵抗Ｒ９が設けられた構成となっている。それ以外の構成は、図１と同様であるため詳細な説明は省略する。

ＺＤ７は、カソードがＲ８の一端（ＰＤ側）に、アノードがＲ９の一端にそれぞれ接続され、Ｒ９の他端はソース端子Ｓに接続される。ＺＤ４のアノードはＺＤ５のアノードに接続され、ＺＤ５のカソードはＺＤ６のカソードに接続され、ＺＤ４のカソードはＲ８の他端（Ｑ３側）に、ＺＤ６のアノードはＳにそれぞれ接続される。Ｑ１２は、ソースがＳに、ゲートがＺＤ７のアノードに、ドレインがＺＤ５のカソードに接続される。

このような構成を用いると、ゲートクランプ電圧を通常動作時とゲートストレス印加時で可変させることができる。すなわち、出力トランジスタＱ３がオンする場合、ＰＤの出力によるゲート駆動電圧がＺＤ７よりも上昇し、Ｒ９の両端電圧がＱ１２の閾値電圧を越えると、Ｑ１２がオンすることでＺＤ６は短絡される。よってこの時、ゲートクランプ電圧はＺＤ４とＺＤ５で決定される。一方、Ｑ３がオフする場合、つまりＰＤの出力が‘Ｌ’レベルの場合は、ＺＤ４，ＺＤ５，ＺＤ６で決まるゲートクランプ電圧となる為、通常動作時よりもクランプ電圧が増加する。図９に当てはめると、ＺＤ４，ＺＤ５からなるクランプ電圧がＶ１に、ＺＤ４〜ＺＤ６からなるクランプ電圧がＶ２に該当する。

以上、本実施の形態４の負荷駆動回路を用いることで、実施の形態１と同様に、品質または信頼性の向上や、製造コストの低減が実現可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、これまでの説明では、主に車載用途の負荷駆動回路（アクチュエータやモータ駆動、ＥＰＳ駆動、ＡＢＳ駆動、エアバッグ展開用のスクイブ駆動など）を例に説明を行ったが、勿論、この用途に限定されるものではなく、モータ、アクチュエータ、コイル等を駆動する回路に対して広く適用可能である。例えば、民生用のＰＣ周辺機器では、ＨＤＤ、ＦＤＤ、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、プリンタ等におけるモータやアクチュエータなどを駆動する回路や、民生用ＡＶ機器では、ＶＴＲ、オーディオ用スピーカー駆動用アンプ等を含めて様々な用途が挙げられる。これらは全て、上アームと下アームのどちらか若しくは片方を使用して負荷駆動するという意味で回路は共通となる。但し、その中でも特に、車載用の様な信頼性の強い要求がある用途に対して本実施の形態の構成は有益なものとなる。また、これまでの説明では、出力トランジスタとしてｎＭＩＳトランジスタを用いたが、ｐＭＩＳトランジスタの場合であっても同様な考え方で適用可能である。

本発明による負荷駆動回路は、特に、車載用途といった高信頼性が要求される負荷駆動回路に適用して有益なものであり、これに限らず、モータやアクチュエータ等を駆動する負荷駆動回路全般に対して広く適用可能である。

本発明の実施の形態１による負荷駆動回路において、その構成例を示すものであり、（ａ）は回路図、（ｂ）は（ａ）に対してプリドライバ回路ＰＤの詳細例を含めた回路図である。本発明の実施の形態１による負荷駆動回路において、その製造方法の一例を示す工程フロー図である。本発明の実施の形態２による負荷駆動回路において、その構成例を示す回路図である。本発明の実施の形態３による負荷駆動回路において、その構成例を示す回路図である。本発明の実施の形態４による負荷駆動回路において、その構成例を示す回路図である。本発明の前提として検討した負荷駆動回路の構成例を示す回路図である。本発明の前提として検討した負荷駆動回路の他の構成例を示す回路図である。図７を変形した構成例を示す回路図である。欠陥等によるゲート絶縁膜（酸化膜）故障率と電圧印加×時間によるストレスとの関係を示す説明図である。本発明の前提として検討した負荷駆動回路において、そのウエハプロセスから製品出荷に至るまでの処理の一例を示す工程フロー図である。負荷駆動回路の各種構成例を示すものであり、（ａ）〜（ｅ）はそれぞれ異なる構成例を示す回路図である。

符号の説明

ＰＤプリドライバ回路
ＶＡ電源端子
ＳＧＮＤ，ＰＧ接地端子
Ｑトランジスタ
Ｒ抵抗
ＺＤツェナーダイオード
ＭＰ，Ｖｉｎ端子
Ｄドレイン端子
Ｓソース端子
Ｖｓｔ，ＧＰ制御端子
ＶＥＲ，ＶＢ電源電圧
ＧＮＤ接地電圧
ＣＭ電流源
ＧＳゲートストレス印加回路
Ｌインダクタ
ＭＲスピンドルモータ

Claims

第１ノード、第２ノードおよび制御入力ノードを備え、前記制御入力ノードによってオン／オフが制御される出力トランジスタと、
前記出力トランジスタを駆動するドライバ回路への接続ノードと前記制御入力ノードの間に設けられた第１抵抗と、
前記制御入力ノードと第３ノードの間に設けられた第２抵抗と、
前記接続ノードと前記第１ノードの間に設けられ、前記ドライバ回路の駆動電圧を制限する第１クランプ回路と、
前記制御入力ノードと前記第１ノードの間に設けられ、前記制御入力ノードの電圧を制限する第２クランプ回路と、
前記制御入力ノードに対して外部からの電圧印加を可能にする電圧印加手段とを有し、
前記第２クランプ回路のクランプ電圧は、前記第１クランプ回路のクランプ電圧よりも大きいことを特徴とする負荷駆動回路。
請求項１記載の負荷駆動回路において、
前記負荷駆動回路は、１つの半導体チップに形成され、
前記半導体チップは、パッケージに格納され、
前記第１ノードは、前記半導体チップに形成された第１電極パッドに接続され、
前記第３ノードは、前記半導体チップに形成された第２電極パッドに接続され、
前記第１電極パッドと前記第２電極パッドは、前記パッケージ上の同一の外部ピンに接続されることを特徴とする負荷駆動回路。
請求項１または２記載の負荷駆動回路において、
前記電圧印加手段は、半導体チップに形成された第３電極パッドであることを特徴とする負荷駆動回路。
第１ノード、第２ノードおよび制御入力ノードを備え、前記制御入力ノードによってオン／オフが制御される出力トランジスタと、
前記出力トランジスタを駆動するドライバ回路への接続ノードと前記制御入力ノードの間に設けられた第１抵抗と、
前記制御入力ノードと前記第１ノードの間に設けられた第１トランジスタ、および前記第１トランジスタの制御回路を含むプルダウン回路と、
前記接続ノードと前記第１ノードの間に設けられ、前記ドライバ回路の駆動電圧を制限する第１クランプ回路と、
前記制御入力ノードと前記第１ノードの間に設けられ、前記制御入力ノードの電圧を制限する第２クランプ回路と、
前記制御入力ノードに対して外部からの電圧印加を可能にする電圧印加手段とを有し、
前記第２クランプ回路のクランプ電圧は、前記第１クランプ回路のクランプ電圧よりも大きく、
前記制御回路は、通常動作時には前記第１トランジスタを所定のバイアスで駆動し、テスト動作時には前記第１トランジスタをオフに駆動することを特徴とする負荷駆動回路。
半導体ウエハ上に、負荷駆動回路を形成する第１工程と、
前記第１工程で形成された負荷駆動回路に対して、プローブ針を用いた電気的検査を行う第２工程と、
前記第２工程で良品と判定された負荷駆動回路を対象にパッケージングを行う第３工程とを含み、
前記第１工程で形成された負荷駆動回路は、
第１ノード、第２ノードおよび制御入力ノードを備え、前記制御入力ノードによってオン／オフが制御される出力トランジスタと、
前記出力トランジスタを駆動するドライバ回路への接続ノードと前記制御入力ノードの間に設けられた第１抵抗と、
前記制御入力ノードと第３ノードの間に設けられた第２抵抗と、
前記接続ノードと前記第１ノードの間に設けられ、前記ドライバ回路の駆動電圧を制限する第１クランプ回路と、
前記制御入力ノードと前記第１ノードの間に設けられ、前記制御入力ノードの電圧を制限し、前記第１クランプ回路よりも大きいクランプ電圧を備えた第２クランプ回路と、
前記制御入力ノードに接続される第３電極パッドと、
前記第１ノードに接続される第１電極パッドと、
前記第３ノードに接続される第２電極パッドとを含み、
前記第２工程は、
前記第１電極パッドと前記第３電極パッドの間の電流値を測定する第１処理と、
前記第１電極パッドを基準に前記第３電極パッドに対して所定のストレス電圧を所定の時間印加する第２処理と、
前記第１電極パッドと前記第３電極パッドの間の電流値を再度測定し、前記第１処理での電流値と比較する第３処理とを含むことを特徴とする負荷駆動回路の製造方法。
第１ノード、第２ノードおよび制御入力ノードを備え、前記制御入力ノードによってオン／オフが制御される出力トランジスタと、
前記出力トランジスタを駆動するドライバ回路への接続ノードと前記制御入力ノードの間に設けられた第１抵抗と、
前記制御入力ノードと第３ノードの間に設けられた第２抵抗と、
前記接続ノードと前記第１ノードの間に設けられ、前記ドライバ回路の駆動電圧を制限する第１クランプ回路と、
前記制御入力ノードと前記第１ノードの間に設けられ、前記制御入力ノードの電圧を制限する第２クランプ回路と、
前記制御入力ノードに対して外部からの電圧印加を可能にする電圧印加手段とを有し、
前記ドライバ回路から流れる電流は電流制限回路により所定の電流値以下に制限され、
前記第２クランプ回路のクランプ電圧は、前記第１クランプ回路のクランプ電圧よりも大きいことを特徴とする負荷駆動回路。
請求項６記載の負荷駆動回路において、
前記電流制限回路は、定電流回路であることを特徴とする負荷駆動回路。