JP5590507B2 - 半導体集積回路 - Google Patents
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Description
この構成により、特許文献1に記載の従来の半導体集積回路は、出力素子の製品出荷前検査を行うときには、スイッチング素子をオフ動作させて電圧制限回路を出力素子から切り離して、出力素子単独での特性を正確に測定し、また製品出荷後などの通常使用時には、スイッチング素子を常時オン動作させて、電圧制限回路を出力素子に接続して、サージ等の過電圧から出力素子を保護する。
すなわち、上記特許文献1に記載の従来の半導体集積回路では、製品出荷前検査のためだけに、わざわざスイッチング素子として専用のMOSFETを設けたり、このMOSFETのゲートに制御電圧を供給する外部回路や端子を確保したりする必要があり、半導体チップのコストやサイズの点で課題が残る。
この構成により、専用のスイッチング素子を設けずに、製品出荷前検査のときに電圧制限回路を出力素子から電気的に切り離すことができる。
この検出回路により、製品の出荷後であってもボンディングワイヤの断線等による電圧制限回路の以上を判断することができる。
このパッケージングによって、出力素子と電圧制限回路とが電気的に接続されることになり、電圧制限回路による出力素子の保護を実現することができる。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体集積回路1の構成を説明する図である。図2は、図1に示す半導体集積回路1を半導体パッケージ60に搭載した状態を説明する図である。図1に示す半導体集積回路1は、半導体素子や配線等が形成されたウェーハの状態を示すものである。本発明では、この半導体集積回路1に対してリーク試験や耐圧試験等の製品出荷前検査を行った後、この検査を通過した半導体集積回路1を半導体パッケージ60に搭載して出荷するものである。
図1において、半導体集積回路1は、出力素子10と、電圧制限回路20と、第1〜第3のパッド31〜33と、出力素子駆動回路11と、ツェナーダイオード12と、抵抗13とを備える。
図3に示すように、出力素子10についてリーク試験を行う場合、第1のパッド31と第3のパッド33との間に試験電圧源81が接続されて、出力素子10のドレイン−ソース間にだけ試験電圧が印加される。出力素子10にリーク電流が流れているか否かは、試験電圧源81に対して直列に挿入される電流計82を用いて判断される。
また、第2のパッド32と第3のパッド33との間に試験電圧や試験信号を印加することで、電圧制限回路20の動作試験を独立して実施することもできる。
図2において、半導体集積回路1は、半導体パッケージ60に固着されて、各パッドと半導体パッケージ60の入出力端子とが金属ワイヤでボンディングされる。このとき、第1のパッド31及び第2のパッド32が、それぞれ第1のワイヤ61及び第2のワイヤ62によって同一の入出力端子71にボンディングされる。これにより、出荷されるパッケージ製品では、出力素子10のドレインと電圧制限回路20のカソードとが接続される。なお、図2では、入出力端子71がインダクタ70を介して電源電圧Vccに印加されている例を示している。一方、第3のパッド33は、第3のワイヤ63によって入出力端子73にボンディングされる。
これにより、ウェーハ状態において、電圧制限回路20によるクランプ電圧の影響を受けることなく、出力素子10に対して製品出荷前検査を行うことができる。従って、製造工程において出力素子10の不良を検出する能力が高まり、出荷製品の品質が向上する。特に、出力素子10は、要求される耐圧が高いほど素子サイズが大きくなって、製造工程における異物混入等の可能性が大きくなり、素子不良率が高くなる傾向にある。従って、本発明の半導体集積回路1による構成は、高耐圧の出力素子10を含む回路に適用すれば効果が絶大である。
これにより、スイッチング素子へ制御信号を供給するための専用回路や半導体パッケージの入出力端子を設ける必要がなくなるため、半導体集積回路1の規模を小さくでき、かつ半導体集積回路1のコストも低減させることができる。
これにより、半導体集積回路1に不良が発生した場合には、各々の製品出荷前検査の結果から、出力素子10が不良なのか電圧制限回路20が不良なのかを、明確に判断することができる。
上記第1の実施形態に係る半導体集積回路1では、ウェーハ状態において出力素子10と電圧制限回路20とにパッド31及び32を各々設けているため、パッケージ状態においては2本のボンディングワイヤ61及び62を介して電圧制限回路20を出力素子10に電気的に接続する必要がある。
ところが、電圧制限回路20と出力素子10との電気的接続を2本のボンディングワイヤ61及び62を介して行ってるがゆえに、第1の実施形態に係る半導体集積回路1では次のような新たな問題が生じる。
この第2のワイヤ62がつながっている場合における、入出力端子71に現れる電圧とシャント抵抗41に流れる電流Iとの関係を、図5の(a)に示す。
この第2のワイヤ62が断線している場合における、入出力端子71に現れる電圧とシャント抵抗41に流れる電流Iとの関係を、図5の(b)に示す。
これにより、上記第1の実施形態による効果に加えて、出力素子10がオン動作からオフ動作に移行するたびに第2のワイヤ62が断線しているか否かを適宜確認することができる。断線判定部43は、得られた結果(例えばダイアグノーシス)を半導体集積回路2を内蔵するシステム等に出力することによって、異常状態を通知する。この通知により、ワイヤ断線の異常があるにもかかわらず半導体集積回路2を使用し続けて、実際に過電圧が生じた場合に電圧制限回路20が機能しないという状況を回避できる。
10、110 出力素子
11 出力素子駆動回路
12、21、22 ツェナーダイオード
13、41 抵抗
20、120 電圧制限回路
31〜33、131、133 パッド
40 断線検出回路
42 コンパレータ
43 断線判定部
50 電圧モニター回路
60 半導体パッケージ
61〜63 ワイヤ
70 インダクタ
71、73 入出力端子
81 試験電圧源
82 電流計
Claims (4)
- 半導体素子が集積された半導体集積回路であって、
能動素子である出力素子と、
前記出力素子に所定電圧を超える過電圧が印加されると、当該過電圧を当該所定電圧に制限する電圧制限回路と、
前記電圧制限回路が動作しているか否かを検出する検出回路とを集積し、
前記出力素子に電圧を供給するための第1のパッドと、
前記第1のパッドとは独立して設けられ、ワイヤボンディングされることによって前記第1のパッドと電気的に接続され得る、前記電圧制限回路に電圧を供給するための第2のパッドとが形成されており、
前記検出回路は、前記第1のパッドと前記第2のパッドとが電気的に接続されている状態において、前記電圧制限回路が動作しているか否かを検出する、半導体集積回路。 - 前記出力素子は、Nチャネル型のMOSFETであり、
前記電圧制限回路は、前記第2のパッドと前記MOSFETのゲートとの間に逆バイアス方向に設けられた少なくとも1つのツェナーダイオードである、請求項1に記載の半導体集積回路。 - 前記検出回路は、前記出力素子がオン動作からオフ動作に移行した時点から所定の期間が経過するまでに、前記少なくとも1つのツェナーダイオードに電流が流れているか否かを判断する、請求項2に記載の半導体集積回路。
- 複数の入出力端子を有した半導体パッケージであって、
請求項1〜3のいずれかに記載の半導体集積回路を搭載し、
前記搭載された半導体集積回路の前記第1のパッドにボンディングされるワイヤと、前記半導体集積回路の前記第2のパッドにボンディングされるワイヤとを、前記複数の入出力端子のいずれか1つに接続した、半導体パッケージ。
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