JP2007147330A - 半導体チップおよびその試験方法 - Google Patents

Abstract

【課題】破損箇所を簡単に特定することを可能とする半導体チップおよびその試験方法を提供する。
【解決手段】入出力パッドＰ０〜Ｐ１０のそれぞれにアノードを接続するようにダイオード１３を設ける。各ダイオード１３のカソードに共通に接続し、また、半導体チップ３の周縁に沿って入出力パッドＰ０〜Ｐ１０を囲むように破損検出用配線１２を設ける。そして、破損検出用配線１２の一端に、テスト用パッドＰ１３を設ける。テスト用パッドＰ１３に接地電圧を印加した状態で、各入出力パッドＰ０〜Ｐ１０に対して正の定電流を印加して電圧測定を行うことにより、半導体チップ３の破損の検出および破損箇所の特定を行うことができる。また、ダイオード１３のアノードとカソードとを逆にして接続することも可能である。
【選択図】図３

Description

本発明は、半導体チップおよびその試験方法に関し、特に、破損を電気的に検出することができる半導体チップおよびその試験方法に関する。

半導体チップは、メモリ、ロジック、イメージセンサなどの集積回路がプロセス形成されたシリコンウェーハがダイシングによって個片化されたものであり、通常、プラスチックやセラミックなどで封止され、パッケージ化される。

この半導体チップは、ダイシングの際に一部が欠けること（チップ欠け）や、パッケージ化の際に亀裂が入ること（チップ割れ）など、破損が生じることがある。しかしながら、このようなチップ破損は、量産テスト時のファンクションテストでしか検出することができず、また、機能上問題のない軽度の破損に関しては、検出できない可能性がある。そこで、ファンクションテストには依らずに、簡単に破損を検出することができるように半導体チップを構成する技術がいくつか知られている（例えば、特許文献１〜３参照）。

特許文献１の技術は、チップ周縁上に配線を設け、配線の一端にテスト用パッドを接続するとともに、配線の他端にテスト用トランジスタを接続し、テスト用パッドに電圧を印加し、テスト用トランジスタに流れる電流を測定することによって、破損の有無を検出する。特許文献２の技術は、チップコーナー部に設けられた入出力パッドに接続される信号ラインをチップ周縁に沿って引き回し、入出力パッドの電気的特性を測定することによって、破損の有無を検出する。特許文献３の技術は、特許文献２の技術とほぼ同様であり、チップコーナー部にテスト用パッドを設け、テスト用パッドから内部回路または電源に接続される配線をチップコーナー部に引き出している。
特開平５−９５０３９号公報 特開平１１−２０４５９６号公報 特開２０００−３１２２１号公報

しかしながら、特許文献１の技術では、チップ周縁部を含む破損の有無を確実に検出することができるが、その破損箇所を特定することができない。また、特許文献２および特許文献３の技術では、チップコーナー部での破損の有無しか検出することができず、その他の部分での破損の有無を検出することができない。従って、従来の技術では、半導体チップの破損箇所を簡単に検出することができず、破損箇所を特定するためにはパッケージの開封を行い、半導体チップの表面を顕微鏡等で直接観察する必要がある。

本発明は、上記課題を鑑みてなされたものであって、破損箇所を簡単に特定することができる半導体チップおよびその試験方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体チップは、内部回路に信号を入出力する複数の入出力パッドを備えた半導体チップにおいて、前記各入出力パッドに対して設けられ、一方の端子が前記入出力パッドに接続された複数のダイオードと、前記複数のダイオードの他方の端子に共通に接続され、半導体チップの周縁に沿って前記各入出力パッドを囲むように設けられた配線と、前記配線に接続されたテスト用パッドと、を備えることを特徴とする。

また、本発明の半導体チップの試験方法は、前記一方の端子をアノード、前記他方の端子をカソードとしてなる前記半導体チップの試験方法において、前記テスト用パッドに接地電圧を印加した状態で、前記各入出力パッドに対して正の定電流を印加して電圧測定を行うことにより、半導体チップの破損箇所の特定を行うことを特徴とする。

また、本発明の半導体チップの試験方法は、前記一方の端子をカソード、前記他方の端子をアノードとしてなる前記半導体チップの試験方法において、前記テスト用パッドに接地電圧を印加した状態で、前記各入出力パッドに対して負の定電流を印加して電圧測定を行うことにより、半導体チップの破損箇所の特定を行うことを特徴とする。

本発明の半導体チップは、各入出力パッドに対して設けられ、一方の端子が入出力パッドに接続された複数のダイオードと、これらの複数のダイオードの他方の端子に共通に接続され、半導体チップの周縁に沿って各入出力パッドを囲むように設けられた配線と、この配線に接続されたテスト用パッドとを備えるので、各入出力パッドに対して電気的な測定（電流印加電圧測定）を行うだけで、半導体チップの破損箇所を簡単に特定することができる。

図１において、ユニット２は、後述する半導体チップ３に形成された電極パッド４と、リード端子５との間が、金などのワイヤ６によってボンディング接続され、リード端子５の先端部以外の部分が封止樹脂７によって封止されてなる。封止樹脂７は、不透明プラスチックであり、リード端子５は、先端部がＬ字状に曲げられている。ユニット２は、ＳＯＰ（Small Outline Package）と称される表面実装型パッケージである。

半導体チップ３は、メモリ、ロジック、イメージセンサなどの集積回路（ＩＣ）がプロセス形成されたシリコンウェーハがダイシング装置によって矩形状に切り出されたものである。図２のブロック図および図３のレイアウト図において、半導体チップ３は、電極パッド４と、入力保護回路１０と、内部回路１１と、破損検出用配線１２によって連結されたダイオード１３とを含む。

電極パッド４は、信号を内部回路１１に入出力するための入出力パッドＰ０〜Ｐ１０と、内部回路１１および入力保護回路１０に電源電圧を供給するためのＶＤＤパッドＰ１１と、内部回路１１および入力保護回路１０に接地電圧を供給するためのＧＮＤパッドＰ１２と、ダイオード１３に電圧を供給するためのテスト用パッドＰ１３とからなる。

入力保護回路１０は、入出力パッドＰ０〜Ｐ１０からの静電気などの入力による内部回路１１の破壊を防止するためのものであり、入出力パッドＰ０〜Ｐ１０と内部回路１１との間にそれぞれ配置されている。入力保護回路１０は、保護ダイオード１４，１５からなる。保護ダイオード１４は、アノード側がノードＮ１に接続され、カソード側がノードＮ２に接続されている。保護ダイオード１５は、カソード側がノードＮ１に接続され、アノード側がノードＮ３に接続されている。ノードＮ１は、入出力パッドＰ０〜Ｐ１０と内部回路１１との間に配置されている。ノードＮ２は、ＶＤＤパッドＰ１１に共通に接続されている。ノードＮ３は、ＧＮＤパッドＰ１２に共通に接続されている。

半導体チップ３の通常動作時には、ノードＮ２に、ＶＤＤパッドＰ１１から正の電源電圧ＶＤＤ（例えば、３Ｖ）が供給され、ノードＮ３に、ＧＮＤパッドＰ１２から接地電圧（０Ｖ）が供給される。保護ダイオード１４は、所定のオン電圧Ｖ１を有し、入出力パッドＰ０〜Ｐ１０に“ＶＤＤ＋Ｖ１”より高い電圧が印加された場合に導通する。これにより、ノードＮ１からノードＮ２に向かう方向（順方向）に電流が流れ、内部回路１１に過大な正電圧が印加されることを防止する。同様に、保護ダイオード１５は、所定のオン電圧Ｖ２を有し、入出力パッドＰ０〜Ｐ１０に“−Ｖ２”より低い電圧が印加された場合に導通する。これにより、ノードＮ３からノードＮ１に向かう方向（順方向）に電流が流れ、内部回路１１に過大な負電圧が印加されることを防止する。

ダイオード１３は、保護ダイオード１４，１５と同様な素子であり、各入出力パッドＰ０〜Ｐ１０にそれぞれ設けられている。ダイオード１３のアノード側は、入出力パッドＰ０〜Ｐ１０に接続され、カソード側は、破損検出用配線１２に共通に接続され、破損検出用配線１２は、テスト用パッドＰ１３に接続されている。破損検出用配線１２は、図３に示すように、半導体チップ３の周縁に沿って入出力パッドＰ０〜Ｐ１０の外側を囲むように引き回されている。なお、半導体チップ３の通常動作時には、テスト用パッドＰ１３に、ＶＤＤパッドＰ１１と同一の電源電圧を印加し、ダイオード１３を、過大な正電圧に対する入力保護回路として機能させる。

次に、以上のように構成されたユニット２のコンタクト試験および破損検出試験方法について説明する。これらの試験は、所定の電圧を発生する電源ユニットと、定電流源および電圧計からなるＩＳＶＭ（電流印加電圧測定）ユニットとを含む、不図示のＩＣテスタ（半導体試験装置）によって行われる。

コンタクト試験は、入出力パッドＰ０〜Ｐ１０とリード端子５とのコンタクト状態（接触／非接触）を判定することを目的とし、ワイヤ６の破断などを検出する。表１に、ＩＣテスタによるコンタクト試験１の測定条件および測定結果を示す。

コンタクト試験１において、ＩＣテスタは、リード端子５を介し、電源ユニットによってＶＤＤパッドＰ１１を接地電圧“０Ｖ”に設定し、ＧＮＤパッドＰ１２およびテスト用パッドＰ１３をオープン（非接続）とした状態で、入出力パッドＰ０〜Ｐ１０にＩＳＶＭユニットを順次に接続して電圧値を測定する。このとき、ＩＳＶＭユニットは、正の定電流Ｉｆ（＋１０μＡとする）を印加する。つまり、１０μＡの定電流を、ＩＣテスタ側から各入出力パッドＰ０〜Ｐ１０に流し込む。

コンタクト不良がない場合には、入力保護回路１０の保護ダイオード１４が導通し、順方向に電流が流れる。これにより、各入出力パッドＰ０〜Ｐ１０の電圧は、接地電圧“０Ｖ”から保護ダイオード１４のオン電圧（１Ｖとする）の分だけ上昇し、対応するリード端子５から“１Ｖ”が測定される。表１は、コンタクト不良がない場合の測定値を示している。一方、コンタクト不良が存在する場合には、不良が存在するリード端子５からの電流経路は存在しなくなるので、該リード端子５の電圧は、測定不能（正側のレンジオーバー）となる。

表２は、上記とは別のコンタクト試験２の測定条件および測定結果を示す。コンタクト試験２において、ＩＣテスタは、リード端子５を介し、電源ユニットによってＧＮＤパッドＰ１２を接地電圧“０Ｖ”に設定し、ＶＤＤパッドＰ１１およびテスト用パッドＰ１３をオープンとした状態で、入出力パッドＰ０〜Ｐ１０にＩＳＶＭユニットを順次に接続して電圧値を測定する。このとき、ＩＳＶＭユニットは、負の定電流Ｉｆ（−１０μＡとする）を印加する。つまり、１０μＡの定電流を、各入出力パッドＰ０〜Ｐ１０からＩＣテスタ側に引き出す。

コンタクト不良がない場合には、入力保護回路１０の保護ダイオード１５が導通し、順方向に電流が流れる。これにより、各入出力パッドＰ０〜Ｐ１０の電圧は、接地電圧“０Ｖ”から保護ダイオード１５のオン電圧（１Ｖとする）の分だけ降下し、対応するリード端子５から“−１Ｖ”が測定される。表２は、コンタクト不良がない場合の測定値を示している。一方、コンタクト不良が存在する場合には、不良が存在するリード端子５からの電流経路は存在しなくなるので、該リード端子５の電圧は、測定不能（負側のレンジオーバー）となる。

次に、破損検出試験は、半導体チップ３の破損（チップ欠けやチップ割れ）を検出することを目的とする。表３に、ＩＣテスタによる破損検出試験１の測定条件および測定結果の一例を示す。破損検出試験１において、ＩＣテスタは、ＶＤＤパッドＰ１１およびＧＮＤパッドＰ１２をオープンとし、電源ユニットによってテスト用パッドＰ１３を接地電圧“０Ｖ”に設定した状態で、入出力パッドＰ０〜Ｐ１０にＩＳＶＭユニットを順次に接続して電圧値を測定する。このとき、ＩＳＶＭユニットは、上記コンタクト試験１と同様に、正の定電流Ｉｆ（＋１０μＡとする）を印加する。

表３は、入出力パッドＰ７と入出力パッドＰ８との間に破損があり、この間で破損検出用配線１２が破断している場合を示している。この場合、入出力パッドＰ０〜Ｐ７に接続されたダイオード１３が導通し、順方向に電流が流れるので、入出力パッドＰ０〜Ｐ７の電圧は、接地電圧“０Ｖ”からダイオード１３のオン電圧（１Ｖとする）の分だけ上昇し、対応するリード端子５から“１Ｖ”が測定される。一方、上記の破断により、入出力パッドＰ８〜Ｐ１０に接続されたダイオード１３は導通せず、入出力パッドＰ８〜Ｐ１０には電流経路は存在しないので、対応するリード端子５の電圧は、測定不能（正側のレンジオーバー、同表中には“Ｎ／Ａ”と記載している）となる。

すなわち、半導体チップ３の破損により破損検出用配線１２が破断されると、テスト用パッドＰ１３に接続されている破損検出用配線１２に接続された入出力パッドから“１Ｖ”が測定され、テスト用パッドＰ１３と非接続の破損検出用配線１２に接続された入出力パッドは測定不能となる。このように、破損検出試験１により、入出力パッドＰ８〜Ｐ１０に対する電圧測定値から簡単に半導体チップ３の破損の有無を検出することができるとともに、簡単に破損箇所を特定することができる。

なお、上記実施形態では、入出力パッドＰ０〜Ｐ１０からテスト用パッドＰ１３へ順方向となるようにダイオード１３を接続しているが、本発明はこれに限定されず、逆に、テスト用パッドＰ１３から入出力パッドＰ０〜Ｐ１０へ順方向となるようにダイオード１３を接続してもよい。これを例示する図４のブロック図および図５のレイアウト図において、入出力パッドＰ０〜Ｐ１０がカソード側、テスト用パッドＰ１３がアノード側となるように、ダイオード１３がそれぞれ接続されている。

表４に、この場合の破損検出試験２の測定条件および測定結果の一例を示す。破損検出試験２において、ＩＣテスタは、ＶＤＤパッドＰ１１およびＧＮＤパッドＰ１２をオープンとし、電源ユニットによってテスト用パッドＰ１３を接地電圧“０Ｖ”に設定した状態で、入出力パッドＰ０〜Ｐ１０にＩＳＶＭユニットを順次に接続して電圧値を測定する。このとき、ＩＳＶＭユニットは、上記コンタクト試験２と同様に、負の定電流Ｉｆ（−１０μＡとする）を印加する。

表４は、入出力パッドＰ３と入出力パッドＰ４との間に破損があり、この間で破損検出用配線１２が破断している場合を示している。この場合、入出力パッドＰ０〜Ｐ３に接続されたダイオード１３が導通し、順方向に電流が流れるので、入出力パッドＰ０〜Ｐ３の電圧は、接地電圧“０Ｖ”からダイオード１３のオン電圧（１Ｖとする）の分だけ降下し、対応するリード端子５から“−１Ｖ”が測定される。一方、上記の破断により、入出力パッドＰ４〜Ｐ１０に接続されたダイオード１３は導通せず、入出力パッドＰ４〜Ｐ１０には電流経路は存在しないので、対応するリード端子５の電圧は、測定不能（負側のレンジオーバー、同表中には“Ｎ／Ａ”と記載している）となる。

また、この場合、半導体チップ３の通常動作時には、テスト用パッドＰ１３にＧＮＤパッドＰ１２と同一の接地電圧が印加され、ダイオード１３は、過大な負電圧に対する入力保護回路として機能する。

また、上記実施形態では、入出力パッドの数は、Ｐ０〜Ｐ１０の１１個としているが、本発明はこれに限定されず、入出力パッドの数は適宜変更してよい。また、各パッドの配置および順番は、適宜変更してよい。

ユニットの一部切り欠き外観斜視図である。 半導体チップの構成を示すブロック図である。 半導体チップのパッドおよび破損検出用配線のレイアウトを示す平面図である。 ダイオードの接続方向を逆にした別の実施形態の半導体チップを示すブロック図である。 図４の半導体チップのパッドおよび破損検出用配線のレイアウトを示す平面図である。

符号の説明

２ ユニット
３ 半導体チップ
４ 電極パッド
５ リード端子
６ ワイヤ
７ 封止樹脂
１０ 入力保護回路
１１ 内部回路
１２ 破損検出用配線
１３ ダイオード
１４，１５ 保護ダイオード
Ｐ０〜Ｐ１０ 入出力パッド
Ｐ１１ ＶＤＤパッド
Ｐ１２ ＧＮＤパッド
Ｐ１３ テスト用パッド

Claims (3)

1. 内部回路に信号を入出力する複数の入出力パッドを備えた半導体チップにおいて、
   前記各入出力パッドに対して設けられ、一方の端子が前記入出力パッドに接続された複数のダイオードと、
   前記複数のダイオードの他方の端子に共通に接続され、半導体チップの周縁に沿って前記各入出力パッドを囲むように設けられた配線と、
   前記配線に接続されたテスト用パッドと、
   を備えることを特徴とする半導体チップ。
2. 前記一方の端子をアノード、前記他方の端子をカソードとしてなる請求項１記載の半導体チップの試験方法において、
   前記テスト用パッドに接地電圧を印加した状態で、前記各入出力パッドに対して正の定電流を印加して電圧測定を行うことにより、半導体チップの破損箇所の特定を行うことを特徴とする半導体チップの試験方法。
3. 前記一方の端子をカソード、前記他方の端子をアノードとしてなる請求項１記載の半導体チップの試験方法において、
   前記テスト用パッドに接地電圧を印加した状態で、前記各入出力パッドに対して負の定電流を印加して電圧測定を行うことにより、半導体チップの破損箇所の特定を行うことを特徴とする半導体チップの試験方法。

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