JP2018166171A - 半導体装置の製造方法、半導体装置および半導体装置の検査装置 - Google Patents

半導体装置の製造方法、半導体装置および半導体装置の検査装置 Download PDF

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wiring
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西田　浩二
Koji Nishida
浩二 西田
徹 百田
Toru Momota
徹 百田
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Abstract

【課題】半導体装置の集積度を向上させる。【解決手段】ウエハＳＷに形成されたチップ領域（ＣＰ）の集積回路の電気的特性を試験するウエハ検査工程に際して、小電流用のパッドＢＰ１には相対的に小径のプローブ針Ｐ１を接触させ、大電流用のパッドＢＰ２には相対的に大径のプローブ針Ｐ２を接触させた状態で試験を実施する。プローブ針Ｐ１の針圧が相対的に小さなパッドＢＰ１の直下には、集積回路形成用の配線Ｗおよび電界効果トランジスタＱが配置されている。一方、プローブ針Ｐ２の針圧が相対的に大きなパッドＢＰ２の直下には、集積回路形成用の配線Ｗおよび電界効果トランジスタＱが配置されていない。【選択図】図７

Description

本発明は、半導体装置の製造方法、半導体装置および半導体装置の検査装置技術に関し、例えば、高集積化を必要とする半導体装置の製造方法、半導体装置および半導体装置の検査装置に適用して有効な技術に関する。
例えば、特開２０００−２０６１４８号公報（特許文献１）には、半導体装置の製造工程の検査工程で使用するテスタについて記載がある。この特許文献１には、テスタのプローブカードに測定用針の他に位置合わせ用針を設け、測定用針を半導体装置のパッドに当てる前に、位置合わせ用針を位置合わせパッドに当てたときに生じる針跡を用いて測定用針と半導体装置のパッドとの位置を合せる技術が開示されている。
特開２０００−２０６１４８号公報
ところで、半導体装置では、高機能化や高性能化が要求されており、半導体装置を構成する素子や配線の高集積化が進められている。しかし、半導体装置の素子や配線自体の微細化による集積度の向上は限界に達してきており、半導体装置の製造工程においても半導体装置の集積度を向上させるための様々な技術が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法では、半導体ウエハの半導体チップにおける集積回路形成用の集積回路パターンが配置される層の数は、ウエハ検査工程で測定用針から相対的に大きな針圧が加わる第２の電極の直下の方が、測定用針から相対的に小さな針圧が加わる第１の電極の直下より少ない。
また、一実施の形態における半導体装置の検査装置では、半導体チップの電極に対して第１の針圧で接触する第１の測定用針と、第１の針圧より大きな第２の針圧で接触する第２の測定用針とを備え、第２の測定用針の太さを、第１の測定用針より太くした。
一実施の形態によれば、半導体装置の集積度を向上させることができる。
本実施の形態の半導体装置の製造工程を示す工程図である。 左は図１のウエハプロセス工程後のウエハの平面図、右は図２のウエハに形成されたチップ領域の拡大平面図である。 図２のボンディングパッドの拡大平面図である。 左右はそれぞれ図３のＩ−Ｉ線およびＩＩ−ＩＩ線の断面図である。 図１のウエハ検査工程においてプローブカードのプローブ針をウエハのチップ領域のボンディングパッドに押し当てた状態を示す説明図である。 図５の破線で囲んだ領域Ａ１を拡大して示した説明図である。 左は図６のウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるボンディングパッド側のチップ領域の断面図、右は図６のウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるボンディングパッド側のチップ領域の断面図である。 左はプローブ針から相対的に大きな針圧が加わるボンディングパッドに残されたプローブ針跡を示す平面図、右はプローブ針から相対的に小さな針圧が加わるボンディングパッドに残されたプローブ針跡を示す平面図である。 パッケージング工程後の半導体装置の断面図である。 図９の破線で囲んだ領域Ａ２の拡大断面図である。 図１０の配線層の一例の要部断面図である。 実施の形態１における半導体装置の検査装置の概要構成例を示す説明図である。 図１２の検査装置のプローブカードの概要構成を示す説明図である。 図１３のプローブカードの要部を拡大して示した説明図である。 左は実施の形態２においてウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるパッド側のチップの断面図、右はウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるパッド側のチップの断面図である。 左は実施の形態３においてウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるパッド側のチップの断面図、右はウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるパッド側のチップの断面図である。 実施の形態４の検査装置を構成するプローブカードのプローブ針をウエハのチップ領域のボンディングパッドに押し当てる前の状態を示した説明図である。 図１７のプローブカードのプローブ針をウエハのチップ領域のボンディングパッドに押し当てた状態を示す説明図である。 左はプローブ針から相対的に大きな針圧が加わるボンディングパッドに残されたプローブ針跡を示す平面図、右はプローブ針から相対的に小さな針圧が加わるボンディングパッドに残されたプローブ針跡を示す平面図である。 左右はそれぞれ図１９のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１は本実施の形態の半導体装置の製造工程を示す工程図である。この図１の工程図に沿って本実施の形態１の半導体装置の製造方法の一例について図２〜図９を参照して説明する。
図２の左は図１のウエハプロセス工程後のウエハの平面図、図２の右は図２のウエハに形成されたチップ領域の拡大平面図である。まず、図２に示すように、ウエハ（半導体ウエハ）ＳＷに複数個のチップ領域ＣＰを形成する。すなわち、ウエハＳＷの個々のチップ領域ＣＰに複数の素子および配線を形成することにより集積回路を形成する（図１のＳ１）。
ウエハＳＷは、例えば、単結晶シリコン（Ｓｉ）からなり、例えば、平面視で略円形状に形成されている。なお、ウエハＳＷの材料は、単結晶シリコンに限定されるものではなく種々変更可能であり、例えば、炭化シリコン（ＳｉＣ）のような他の半導体材料を用いることもできる。また、ウエハＳＷとして、絶縁層上に素子形成用の半導体層を設けるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。
各チップ領域ＣＰの隣接間には、ストリートＳＲが配置されている。このストリートＳＲは、互いに隣接するチップ領域ＣＰの境界領域であり、所定の幅を持っている。また、各チップ領域ＣＰには、複数個のボンディングパッド（以下、単にパッドという）ＢＰが配置されている。パッドＢＰは、各チップ領域ＣＰの集積回路に電気的に接続された引出電極であり、チップ領域ＣＰの主面においてチップ領域ＣＰの外周近傍にその外周に沿って配置されている。各パッドＢＰは、例えば、アルミニウムからなり、例えば、平面視で略正方形状に形成されている。なお、パッドＢＰの配置は上記したものに限定されるものではなく、例えば、パッドＢＰがチップＣＰの主面内の中央等に配置される場合もある。
図３は図２のパッドの拡大平面図、図４の左右はそれぞれ図３のＩ−Ｉ線およびＩＩ−ＩＩ線の断面図である。なお、図３ではパッドＢＰ１，ＢＰ２の外形を破線で示した。また、図３の符号ＣＷは周回配線の一部を示している。
図３および図４には、２種類のパッドＢＰ１，ＢＰ２が例示されている。パッド（第１の電極）ＢＰ１は、ウエハ検査工程Ｓ２時にプローブ針から相対的に小さな針圧（第１の針圧）が加えられるパッドである。一方、パッド（第２の電極）ＢＰ２は、ウエハ検査工程Ｓ２時にプローブ針からパッドＢＰ１より相対的に大きな針圧（第２の針圧）が加えられるパッドである。
パッドＢＰ１，ＢＰ２の使用例として、パッドＢＰ１は小電流が流れる小電流対応のパッドであるのに対して、パッドＢＰ２はパッドＢＰ１に流す電流より大電流を流す大電流対応のパッドである。また、パッドＢＰ１，ＢＰ２の他の使用例として、パッドＢＰ１は信号用パッドであるのに対して、パッドＢＰ２は電源用パッドである。この電源用パッドには、高電位側の電源用パッドと、高電位側の電源より低い基準電位（例えば、グランド（ＧＮＤ）で０Ｖ）側の電源用パッドとを含む。
チップ領域ＣＰの表面保護膜ＰＲ(図４参照)には、開口部Ｋ１，Ｋ２が形成されている。この各々の開口部Ｋ１，Ｋ２からパッドＢＰ１，ＢＰ２の上面中央が部分的に露出されている。このパッドＢＰ１，ＢＰ２の上面において、開口部Ｋ１，Ｋ２より内側の針立て領域ＰＡ１，ＰＡ２は、ウエハ検査工程Ｓ２に際してプローブ針が当てられる領域である。この針立て領域ＰＡ１，ＰＡ２は、実際にパッドＢＰ上に形成されるものではなく検査装置のデータとして記録されているものである。この針立て領域ＰＡ１，ＰＡ２は、検査装置のプローブ針とパッドＢＰとの位置合わせ精度、プローブ針の直径、パッドＢＰの平面寸法、開口部Ｋ１，Ｋ２の平面寸法およびウエハプロセス工程Ｓ１でのパターン形成精度等の各種パラメータにより設定されている。針立て領域ＰＡ１，ＰＡ２の大きさは、開口部Ｋ１，Ｋ２の平面寸法よりは小さく、プローブ針の位置合わせ余裕を確保できる大きさに設定されている。また、針立て領域ＰＡ１，ＰＡ２は、パッドＢＰ１，ＢＰ２の平坦な部分に位置している。
パッドＢＰ１，ＢＰ２の外周部は、表面保護膜ＰＲによって覆われている。パッドＢＰ１，ＢＰ２において表面保護膜ＰＲで覆われた領域（針立て領域ＰＡ１，ＰＡ２から離れた位置）にはスルーホールＴＨが配置されている。パッドＢＰ１，ＢＰ２は、スルーホールＴＨを通じて下層の配線Ｗと電気的に接続され、その下層の配線Ｗを通じて上記した集積回路と電気的に接続されている。なお、表面保護膜ＰＲは、チップ領域ＣＰを保護する絶縁膜であり、例えば、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜で構成されている。
図４に示すように、ウエハＳＷ上には、集積回路形成層ＣＬが形成されている。集積回路形成層ＣＬは、集積回路を形成する集積回路パターンが配置される層であり、最下層の素子層ＥＬと、その上層の配線層ＷＬとを有している。
素子層ＥＬには、例えば、電界効果トランジスタ（集積回路パターン）Ｑのような複数の素子が形成されている。ただし、素子は電界効果トランジスタＱに限定されるものではなく種々あり、例えば、バイポーラトランジスタやダイオード等のような能動素子の他、キャパシタやインダクタ等のような受動素子が形成される場合もある。なお、素子層ＥＬには、素子分離部として、例えば、溝型の分離部ＳＴＩが形成されている。
配線層ＷＬは、複数の配線層ＷＬ１〜ＷＬｎ−３，ＷＬｎ−２，ＷＬｎ−１，ＷＬｎを有している。各配線層ＷＬ１〜ＷＬｎ−３，ＷＬｎ−２，ＷＬｎ−１，ＷＬｎには、配線（集積回路パターン）Ｗと絶縁膜ＩＦが形成されている。
配線Ｗは、複数の素子間を電気的に接続することで上記した集積回路を形成する導体パターンである。ここで、配線Ｗは、例えば、配線層に沿って延在する配線部分と、配線層に交差（直交）して配線層間や配線基板間を電気的に接続する接続部分（ビアホール部やプラグ部）とを含んでいる。配線Ｗは、例えば、ダマシン配線によって形成されている。絶縁膜ＩＦは、配線Ｗ同士を互いに電気的に分離する絶縁部材であり、例えば、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜で構成されている。なお、図面を見易くするため絶縁膜ＩＦのハッチングを省略している。
ここで、本実施の形態１では、集積回路形成層ＣＬのうち、集積回路を形成するための集積回路パターンが配置された層の数は、プローブ針から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より少ない。
すなわち、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置された配線層の数は、プローブ針から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より少ない。言い換えると、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置されていない配線層の数は、プローブ針から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より多い。
具体例としては、プローブ針から相対的に小さい針圧が加わるパッドＢＰ１の針立て領域ＰＡ１の直下では、全ての配線層ＷＬ１〜ＷＬｎで配線禁止の制限が無く、また、素子層ＥＬで素子配置禁止の制限が無い。このため、パッドＢＰ１の針立て領域ＰＡ１の直下には、例えば、全ての配線層ＷＬ１〜ＷＬｎに集積回路形成用の配線Ｗが配置され、その下層の素子層ＥＬにも、集積回路形成用の電界効果トランジスタＱ等の素子が配置されている。
一方、プローブ針から相対的に大きい針圧が加わるパッドＢＰ２の針立て領域ＰＡ２の直下では、全ての配線層ＷＬ１〜ＷＬｎで配線禁止の制限があり、また、素子層ＥＬで素子配置禁止の制限がある。このため、パッドＢＰ２の針立て領域ＰＡ２の直下には、例えば、全ての配線層ＷＬ１〜ＷＬｎに集積回路形成用の配線Ｗが配置されておらず、その下層の素子層ＥＬにも集積回路形成用の電界効果トランジスタＱ等の素子が配置されていない。
次いで、上記したウエハプロセス工程Ｓ１によってウエハＷの複数のチップ領域ＣＰの各々に形成された集積回路の電気的特性を測定（試験）する。図５は図１のウエハ検査工程においてプローブカードのプローブ針をウエハのチップ領域のパッドに押し当てた状態を示す説明図、図６は図５の破線で囲んだ領域Ａ１を拡大して示した説明図である。また、図７の左は図６のウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるパッド側のチップ領域の断面図、図７の右は図６のウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるパッド側のチップ領域の断面図である。
図５に示すように、検査装置を構成するテストヘッドＴＨＤには、インターフェースリングＩＲを介してプローブカード（半導体治工具）ＰＣが装着されている。ウエハ検査工程Ｓ２では、そのプローブカードＰＣの複数のプローブ針（テスト端子）Ｐを、ウエハＳＷの各チップ領域ＣＰに設けられた複数のパッドＢＰに接触させた状態でチップ領域ＣＰの集積回路の電気的特性等を測定（試験）する（図１のＳ２）。この測定結果に基づいて、チップ領域ＣＰの良品および不良品を選別する。また、この測定結果をウエハプロセス工程Ｓ１にフィードバックすることにより、半導体装置の歩留りおよび信頼性の向上に役立てる。ウエハ検査工程Ｓ２では、例えば、直流テスト、交流テストおよびファンクションテストを実施する。直流テストでは、例えば、断線、短絡不良の有無、入出力電圧および出力電流の状態をチェックする。また、交流テストでは、例えば、出力信号の波形をチェックする。また、ファンクションテストでは、例えば、出力パターン、データ書込みの可否、データ保持時間の測定およびデータ相互干渉の有無をチェックする。なお、テスタヘッドＴＨＤ等を含む検査装置の説明は後述する。
ところで、半導体装置においては、半導体装置自体や検査装置に対する要求仕様が多様になってきている。半導体装置には、例えば、チップサイズの縮小、パッド数の増加および大電流化等が要求されている。また、検査装置を構成するプローブカードには、例えば、狭ピッチ化、大電流対応、低針圧、低抵抗および安定接触等が要求されている。
しかし、例えば、上記特許文献１に記載された技術では、プローブカードの種類やプローブ仕様が、デバイスの電極仕様（形状（パッド/ボール）、サイズ、ピッチ等）により決定され、全てのプローブ針が一律になっている。このため、上記の多様な要求に充分に対応することが困難になってきている。
例えば、大電流を必要とするパッドや高電位側の電源用のパッドの場合、プローブ針との接触抵抗が大きいと電位がドロップして安定した測定が不可能になる。また、基準電位用のパッドの場合もプローブ針との接触が不充分になると電位変動やノイズが生じて安定した測定が不可能になる。このため、プローブ針をパッドに対して、しっかりと接触させることが必要である。しかし、プローブ針とパッドとの接触状態を良くするためにプローブ針の針圧を大きくするとパッド下へのダメージが懸念される。そこで、パッド下に素子や配線を配置しない構成も考えられるが、特許文献１の場合では、全てのプローブ針が一律となっているので、大電流を必要としないパッドにもプローブ針から大きな針圧が加わる。このため、全てのパッド下に素子や配線を配置することができなくなり、素子や配線の集積度の向上を阻害する、という課題がある。
また、ウエハ検査工程においてチップ領域に対して大電流を供給する際に、電流を供給するプローブ針の電流許容量が必要な電流量より小さい場合は、チップ領域側の大電流用のパッドの数を増やして複数のプローブ針から電流を供給するようにしている。しかし、この場合は、チップ領域側のパッドの数を増やすので、チップサイズの縮小を阻害する、という課題がある。
そこで、本実施の形態１においては、半導体装置のテスト要求仕様を実現するために、チップ領域ＣＰのパッドＢＰに応じて、パッドＢＰ下の構造と、プローブカードＰＣのプローブ針Ｐの仕様とを設定するようにした。具体的には、図６および図７に示すように、相対的に小さな針圧で足りるプローブ針（第１の測定用針）Ｐ１の直径ｒ１をより細くする。このため、パッドＢＰ１側には大きな針圧が加わらないのでパッドＢＰ１直下の素子や配線へのダメージを考慮する必要がない。このため、本実施の形態１では、パッドＢＰ１の直下に素子（電界効果トランジスタＱ等）や配線Ｗが配置されている。これにより、全てのパッドＢＰの直下に素子や配線を配置しない場合に比べて、半導体装置の素子や配線の集積度を向上させることができる。また、半導体装置のレイアウト設計に際して素子や配線を配置することが可能な領域を増やせるので、レイアウト設計を容易にすることができる。
一方、図６および図７に示すように、相対的に大きな針圧を必要とするプローブ針（第２の測定用針）Ｐ２の直径ｒ２をより太くする。すなわち、パッドＢＰ２に当てるプローブ針Ｐ２の直径ｒ２を、パッドＢＰ１に当てるプローブ針Ｐ１の直径ｒ１より大きくする。このため、パッドＢＰ２に対するプローブ針Ｐ２の針圧を高めることができる。また、プローブ針Ｐ２とパッドＢＰ２との接触面積を増やすことができる。このため、プローブ針Ｐ２とパッドＢＰ２との接触状態を良好にすることができる。すなわち、パッドＢＰ２が大電流用や高電位電源用である場合、プローブ針Ｐ２とパッドＢＰ２との接触抵抗を小さくすることができるので、パッドＢＰ２を通じてチップ領域ＣＰの集積回路に大電流や高電位電源を安定した状態で供給することができる。また、パッドＢＰ２が基準電位電源用である場合も、プローブ針Ｐ２とパッドＢＰ２との接触抵抗を小さくすることができるので、電位変動やノイズ発生を防止することができる。このため、パッドＢＰ２を通じてチップ領域ＣＰの集積回路に基準電位を安定した状態で供給することができる。したがって、ウエハ検査工程Ｓ２の検査精度および信頼性を向上させることができるので、半導体装置の歩留りおよび信頼性を向上させることができる。また、１つのパッドＢＰ２で大電流を供給することができるので、大電流用のパッドを複数配置する場合に比べて、チップサイズを縮小することができる。したがって、半導体装置の小型化を推進することができる。
ただし、パッドＢＰ２側にはプローブ針Ｐ２から相対的に大きな針圧が加わるので、パッドＢＰ２の直下には素子（電界効果トランジスタＱ等）や配線Ｗが配置されていない。これにより、プローブ針Ｐ２をパッドＢＰ２に当てたときにパッドＢＰ２下の素子や配線にダメージを与える不具合を回避することができる。このため、そのダメージに起因する半導体装置の不良発生を防止することができるので、半導体装置の歩留りおよび信頼性を確保することができる。
ここで、図８の左はプローブ針から相対的に大きな針圧が加わるパッドに残されたプローブ針跡を示す平面図、右はプローブ針から相対的に小さな針圧が加わるパッドに残されたプローブ針跡を示す平面図である。なお、図面を見易くするためプローブ針跡Ｐｔ１，Ｐｔ２にハッチングを付した。
パッドＢＰ１，ＢＰ２は、上記したようにアルミにニウムにより形成されておりプローブ針Ｐより柔らかい。このため、パッドＢＰ１には、細いプローブ針Ｐ１のプローブ針跡Ｐｔ１が残され、パッドＢＰ２には、太いプローブ針Ｐ２のプローブ針跡Ｐｔ２が残される。プローブ針Ｐ２の直径ｒ２の方がプローブ針Ｐ１の直径ｒ１より大きいので、パッドＢＰ２に残されるプローブ針跡Ｐｔ２の直径ｒｔ２の方がパッドＢＰ１に残されるプローブ針跡Ｐｔ１の直径ｒｔ１より大きい。
次いで、上記のウエハ検査工程Ｓ２の後、ウエハＳＷのストリートＳＲに沿ってダイサの回転刃を押し当ててウエハＳＷを切断する。これにより、ウエハＳＷから個々のチップ領域ＣＰを切り出し、上記したウエハ検査工程Ｓ２の測定結果に基づいて良品のチップを取得する（図１のＳ３）。
次いで、ダイシング工程Ｓ３の後、良品のチップを、配線基板上に実装後、モールド樹脂等によってモールドする（図１のＳ４）。図９はパッケージング工程後の半導体装置の断面図、図１０は図９の破線で囲んだ領域Ａ２の拡大断面図、図１１は図１０の配線層の一例の要部断面図である。
図９に示すように、チップＣＰａは、チップ領域ＣＰ（図２等参照）から取得された良品のチップであり、パッドＢＰの形成面を上に向けた状態で配線基板ＷＣＢの主面中央に接着層ＡＤＬを介して実装されている。チップＣＰａの複数のパッドＢＰは、複数のボンディングワイヤ（以下、単にワイヤという）ＢＷを通じて配線基板ＷＣＢと電気的に接続されている。ワイヤＢＷは、例えば、金（Ａｕ）または銅（Ｃｕ）により形成されており、ワイヤＢＷの一端は、図１０に示すように、パッドＢＰに電気的に接続され、ワイヤＢＷの他端は、配線基板ＷＣＢのワイヤリードに電気的に接続されている。このワイヤリードは配線基板ＷＣＢの内層配線を通じて配線基板ＷＣＢの裏面の半田ボールＥＢに電気的に接続されている。一方、配線基板ＷＣＢの主面上には、例えば、熱硬化性樹脂で形成された封止部材ＰＭが形成されており、この封止部材ＰＭによって、配線基板ＷＣＢ主面上のチップＣＰａおよび複数のワイヤＢＷが覆われている。
ここで、図１０に示すように、パッドＢＰ１，ＢＰ２の直下の構造は、図４で説明したのと同じである。すなわち、プローブ針Ｐ１によって相対的に小さな針圧が加わるパッドＢＰ１の針立て領域ＰＡ１の直下には、配線Ｗおよび素子（電界効果トランジスタＱ）が配置されている。一方、プローブ針Ｐ２によって相対的に大きな針圧が加わるパッドＢＰ２の針立て領域ＰＡ２の直下には、例えば、配線Ｗおよび素子（電界効果トランジスタＱ）が配置されていない。
また、図１１に示すように、配線Ｗは、例えば、ダマシン配線によって形成されている。すなわち、配線Ｗは、絶縁膜ＩＦに形成された溝Ｇおよび孔Ｈ内に導体膜ＷＦ（ＷＦｍ，ＷＦｂ）が埋め込まれることで形成されている。相対的に厚い導体膜ＷＦｍは、主配線導体膜であり、例えば、銅（Ｃｕ）により形成されている。相対的に薄い導体膜ＷＦｂは、例えば、導体膜ＷＦｍ中の銅の拡散を防止する機能や導体膜ＷＦｍと絶縁膜ＩＦとの密着性を向上させる機能を備えたバリアメタル膜であり、導体膜ＷＦｍと絶縁膜ＩＦとの間に設けられている。導体膜ＷＦｂは、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはこれらの積層膜等により形成されている。なお、配線Ｗにおいて、溝Ｇ内に埋め込まれている部分が上記した配線部分であり、孔Ｈ内に埋め込まれている部分が上記した接続部分（ビアホール部やプラグ部）である。
次に、本実施の形態で用いた検査装置の一例について図１２〜図１４を参照して説明する。図１２は本実施の形態における半導体装置の検査装置の概要構成例を示す説明図である。
図１２に示すプローバＰＲＢは、ウエハＳＷの個々のチップ領域ＣＰに形成された集積回路の電気的特性を測定する検査装置である。ウエハＳＷは、チップ領域ＣＰのパッドＢＰの形成面を上に向けた状態でプローバＰＲＢのウエハステージＷＳＴ上に載置される。このウエハステージＷＳＴの上部には、ウエハチャック部ＷＣＨが設置されており、このウエハチェック部ＷＣＨの吸着機構等によってウエハＳＷが保持（固定）されるようになっている。
ウエハステージＷＳＴの上方には、テストヘッドＴＨＤ、インターフェースリングＩＲ、カードホルダＣＨＤおよびプローブカードＰＣ等を備えた検査主要部が配置される。テストヘッドＴＨＤは、テスタＴに電気的に接続されている。テスタＴは、プローブ検査に必要な電圧や信号をチップ領域ＣＰの集積回路に入力し、そのときの測定結果に基づいて集積回路の電気的特性を判定する装置である。
テストヘッドＴＨＤとインターフェースリングＩＲとの間およびインターフェースリングＩＲとプローブカードＰＣとの間は、それぞれ複数の配線ＴＷを介して電気的に接続されており、これにより、テストヘッドＴＨＤとプローブカードＰＣとが電気的に接続されている。複数の配線ＴＷとしては、例えば、ポゴピン（ＰＯＧＯ Ｐｉｎ）またはスプリングプローブと称する導電性部材を用いることができる。
このインターフェースリングＩＲの下部には、プローブカードＰＣが、複数のプローブ針ＰをウエハＳＷに向けた状態でカードホルダＣＨＤによってプローバＰＲＢに装着されている。なお、カードホルダＣＨＤは、ウエハ検査工程Ｓ２時の圧力によってプローブカードＰＣに反り等が生じるのを防止するための機械的強度を備えている。
ここで、図１３は図１２の検査装置のプローブカードの概要構成を示す説明図、図１４は図１３のプローブカードの要部を拡大して示した説明図である。
プローブカードＰＣは、配線基板ＰＷＢと、配線基板ＰＷＢに設けられた複数のプローブ針Ｐ（Ｐ１，Ｐ２）とを備えている。各プローブ針Ｐは、例えば、銅合金またはパラジウム合金等によって形成されている。各プローブ針Ｐの一端側（先端側）は、配線基板ＰＷＢの裏面（ウエハＳＷに対向する面）からほぼ垂直にウエハＳＷに向かって突出した状態で設置されている。
一方、各プローブ針Ｐの他端側（脚部側）は、配線基板ＰＷＢの配線に電気的に接続されている。すなわち、プローブ針Ｐは、配線基板ＰＷＢの配線および配線ＴＷを通じてテストヘッドＴＨＤに電気的に接続され、さらにテスタＴに電気的に接続されている。また、図１４に示すように、各プローブ針Ｐの他端側（脚部側）には、屈曲部Ｐｂが設けられている。このプローブ針Ｐの屈曲部Ｐｂは、板バネとしての機能を備えており、プローブ針ＰをパッドＢＰに押し付けたとき（オーバードライブ時）にプローブ針ＰからパッドＢＰに加わる針圧を微調整する機能を備えている。なお、オーバードライブは、最初にプローブ針ＰがパッドＢＰに触れた位置から更にプローブ針ＰがパッドＢＰに押し込まれパッドＢＰに圧接される動作を言う。
さらに、本実施の形態においては、上記したように、相対的に大きな針圧を加えるプローブ針Ｐ２の太さ（直径ｒ２）が、相対的に小さな針圧を加えるプローブ針Ｐ１の太さ（直径ｒ１）より太くなっている。これにより、パッドＢＰに対するプローブ針Ｐの針圧や接触面積を、チップ領域ＣＰ上のパッドＢＰ毎に変えることができる。なお、この例では、全てのプローブ針Ｐの突出長ｙｐがほぼ同じになっている。プローブ針Ｐの突出長ｙｐは、プローブ針ＰがプローブカードＰＣの裏面から突出する長さ、すなわち、配線基板ＰＷＢの裏面（ウエハＳＷに対向する面）からプローブ針Ｐの先端までの長さである。
（実施の形態２）
図１５の左は本実施の形態２においてウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるパッド側のチップの断面図、右はウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるパッド側のチップの断面図である。
本実施の形態２では、上記同様、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置された配線層の数は、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より少ない。
言い換えると、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置されていない配線層の数は、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より多い。
具体例としては、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１の針立て領域ＰＡ１の直下では、最上の配線層ＷＬｎのみに配線禁止の制限があり、その最上の配線層ＷＬｎには、導体パターンＷＦＰ１が形成されている。導体パターンＷＦＰ１は、集積回路形成用の配線Ｗを形成するための導体膜ＷＦ（図１１参照）によって形成されているが、当該集積回路の動作に必須な構成ではない。なぜなら、パッドＢＰ１は図示しない配線を介して当該集積回路と電気的に接続されているからである。
導体パターンＷＦＰ１は、針立て領域ＰＡ１の平面寸法より大きく、かつ、針立て領域ＰＡ１と平面的に重なるように、例えば、平面視で矩形状のべたパターンまたは格子状のラインパターンで形成されている。また、導体パターンＷＦＰ１は、上層のパッドＢＰ１と接続されている。すなわち、パッドＢＰ１の針立て領域ＰＡ１（プローブ針Ｐ１が当たる部分）は、パッドＢＰ１と導体パターンＷＦＰ１との積層体で構成されている。
ここで、プローブ針Ｐ１からパッドＢＰ１に加わる針圧は相対的に小さいとはいえ、パッドＢＰ１の直下の最上の配線層ＷＬｎの配線にはダメージが生じる場合がある。そこで、本実施の形態２では、パッドＢＰ１の直下の最上の配線層ＷＬｎには、集積回路の動作に必須な構成ではない導体パターンＷＦＰ１を設けた。これにより、プローブ針Ｐ１からの針圧によりパッドＢＰ１の直下層の配線層ＷＬｎの導体パターンＷＦＰ１にダメージが生じても、導体パターンＷＦＰ１は集積回路の動作に必須な構成ではないので集積回路には何ら影響がない。また、導体パターンＷＦＰ１を設けたことにより、最上の配線層ＷＬｎより下層の配線Ｗや素子（電界効果トランジスタＱ等）を保護することもできる。このため、プローブ針Ｐ１をパッドＢＰ１に当てたときにパッドＢＰ１の下層の素子や配線にダメージを与える不具合を防止することができる。したがって、そのダメージに起因する半導体装置の不良発生を防止することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。
なお、パッドＢＰ１の針立て領域ＰＡ１の直下において、最上の配線層ＷＬｎより下層の配線層ＷＬｎ−１〜ＷＬ１および素子層ＥＬは集積回路を形成するために使用されており、上記実施の形態１と同じなので説明を省略する。
一方、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２の針立て領域ＰＡ２の直下では、最上の配線層ＷＬｎとその直下層の配線層ＷＬｎ−１に配線禁止の制限があり、その配線層ＷＬｎ，ＷＬｎ−1には、導体パターンＷＦＰ２，ＷＦＰ２が形成されている。配線層ＷＬｎ，ＷＬｎ−1の導体パターンＷＦＰ２，ＷＦＰ２は、配線Ｗを形成するための導体膜ＷＦ(図１１参照)によって形成されているが、当該集積回路の動作に必須な構成ではない導体パターンであるか、または、半導体装置の集積回路とは電気的に分離（絶縁）されている。すなわち、集積回路形成用の配線として使用しない導体パターンが配置された配線層の数は、パッドＢＰ２の直下の方が、パッドＢＰ１の直下より多い。
導体パターンＷＦＰ２は、針立て領域ＰＡ２の平面寸法よりは大きく、かつ、針立て領域ＰＡ２を平面的に重なるように、例えば、平面視で矩形状のべたパターンまたは格子状のラインパターンで形成されている。また、最上の配線層ＷＬｎの導体パターンＷＦＰ２は、上層のパッドＢＰ２と接続されている。すなわち、パッドＢＰ２の針立て領域ＰＡ２（プローブ針Ｐ２が当たる部分）は、パッドＢＰ２と導体パターンＷＦＰ２との積層体で構成されている。
プローブ針Ｐ２からパッドＢＰ２に加わる針圧は相対的に大きいので、パッドＢＰ２の下層の配線Ｗや素子にはダメージが生じる場合がある。そこで、本実施の形態２では、パッドＢＰ２の下層の２つの配線層ＷＬｎ，ＷＬｎ−１に、当該集積回路の動作に必須な構成ではない導体パターンと、集積回路と電気的に接続されていない導体パターンＷＦＰ２を設けた。これにより、プローブ針Ｐ２からの針圧によりパッドＢＰ２の下層の配線層ＷＬｎ，ＷＬｎ−１の導体パターンＷＦＰ２，ＷＦＰ２にダメージが生じても、導体パターンＷＦＰ２は当該集積回路の動作に必須な構成ではないか、または、集積回路と電気的に接続されていないので集積回路には何ら影響がない。また、２つの配線層ＷＬｎ，ＷＬｎ−１に導体パターンＷＦＰ２，ＷＦＰ２を設けたことにより、配線層ＷＬｎ−１より下層の配線Ｗや素子（電界効果トランジスタＱ等）を保護することもできる。このため、プローブ針Ｐ２をパッドＢＰ２に当てたときにパッドＢＰ２の下層の素子や配線にダメージを与える不具合を防止することができる。したがって、そのダメージに起因する半導体装置の不良発生を防止することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。
また、本実施の形態２では、パッドＢＰ２（特に針立て領域ＰＡ２）の直下において、配線層ＷＬｎ−１の下層の配線層ＷＬｎ−２〜ＷＬ１には、集積回路形成用の配線Ｗが配置されている。また、パッドＢＰ２（特に針立て領域ＰＡ２）の直下の素子層ＥＬには、集積回路形成用の素子（電界効果トランジスタＱ等）が配置されている。このため、本実施の形態２では、前記実施の形態１の場合よりも半導体装置の素子や配線の集積度を向上させることができる。また、前記実施の形態１の場合よりも半導体装置の素子や配線のレイアウト設計の容易性を向上させることもできる。これ以外の効果は前記実施の形態１と同じである。なお、ここでは、パッドＢＰ２の直下に集積回路形成用の素子（電界効果トランジスタＱ等）を配置した場合を例示したが、パッドＢＰ２の直下に集積回路形成用の配線Ｗを配置しても集積回路形成用の素子を配置しない場合もある。
このような本実施の形態２の場合もウエハ検査工程Ｓ２でプローブ針Ｐ１，Ｐ２によりパッドＢＰ１，ＢＰ２に残されるプローブ針跡は、前記実施の形態１で用いた図８と同じなので図示および説明を省略する。
（実施の形態３）
図１６の左は本実施の形態３においてウエハ検査工程中にプローブ針から相対的に大きな針圧が加わるパッド側のチップの断面図、右はウエハ検査工程中にプローブ針から相対的に小さな針圧が加わるパッド側のチップの断面図である。
本実施の形態３では、上記同様、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置された配線層の数は、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より少ない。
言い換えると、配線層ＷＬのうち、集積回路形成用の配線Ｗが配置されていない配線層の数は、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２（特に針立て領域ＰＡ２）の直下の方が、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１（特に針立て領域ＰＡ１）の直下より多い。
具体例としては、プローブ針Ｐ１から相対的に小さな針圧が加わるパッドＢＰ１の針立て領域ＰＡ１の直下では、最上の配線層ＷＬｎのみに配線禁止の制限があり、その最上の配線層ＷＬｎには、集積回路を形成する配線Ｗも集積回路を形成しない導体パターンＷＦＰ１（図１５参照）も配置されていない。
プローブ針Ｐ１からパッドＢＰ１に加わる針圧は相対的に小さいとはいえ、パッドＢＰ１の直下の最上の配線層ＷＬｎの配線にはダメージが生じる場合がある。そこで、本実施の形態３では、最上の配線層ＷＬｎには配線Ｗも導体パターンも配置していない。このため、プローブ針Ｐ１をパッドＢＰ１に当てたときにパッドＢＰ１の下層の素子や配線にダメージを与える不具合を防止することができる。したがって、そのダメージに起因する半導体装置の不良発生を防止することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。ここで、パッドＢＰ１の直下において集積回路形成用の配線Ｗを設けない配線層の数は、１つの配線層に限定されるものではなく種々変更可能であり、ダメージの有無に応じて２つの配線層以上になる場合もある。
なお、パッドＢＰ１(特に針立て領域ＰＡ１)の直下において、最上の配線層ＷＬｎより下層の配線層ＷＬｎ−１〜ＷＬ１および素子層ＥＬは集積回路を形成するために使用されており、上記実施の形態１，２と同じなので説明を省略する。
一方、プローブ針Ｐ２から相対的に大きな針圧が加わるパッドＢＰ２の針立て領域ＰＡ２の直下では、最上の配線層ＷＬｎとその直下層の配線層ＷＬｎ−１に配線禁止の制限がある。そして、その配線層ＷＬｎ，ＷＬｎ−1には、集積回路を形成する配線Ｗも集積回路を形成しない導体パターンＷＦＰ２（図１５参照）も配置されていない。すなわち、集積回路用の配線Ｗが配置されていない配線層の数は、パッドＢＰ２の直下の方が、パッドＢＰ１の直下より多い。
プローブ針Ｐ２からパッドＢＰ２に加わる針圧は相対的に大きいので、パッドＢＰ２の下層の配線Ｗや素子にはダメージが生じる場合がある。そこで、本実施の形態３では、パッドＢＰ２の下層の２つの配線層ＷＬｎ，ＷＬｎ−１には、集積回路を形成する配線Ｗも集積回路を形成しない導体パターンＷＦＰ２（図１５参照）も配置していない。このため、プローブ針Ｐ２をパッドＢＰ２に当てたときにパッドＢＰ２の下層の素子や配線にダメージを与える不具合を防止することができる。したがって、そのダメージに起因する半導体装置の不良発生を防止することができるので、半導体装置の歩留りおよび信頼性を向上させることができる。ここで、パッドＢＰ２の直下において集積回路形成用の配線Ｗを設けない配線層の数は、２つの配線層に限定されるものではなく種々変更可能であり、ダメージの有無に応じて３つの配線層以上になる場合もある。ただし、集積回路形成用の配線Ｗを設けない数は、パッドＢＰ２の直下の方が、パッドＢＰ１の直下より多くなる。
また、本実施の形態３では、パッドＢＰ２（特に針立て領域ＰＡ２）の直下において、配線層ＷＬｎ，ＷＬｎ−１の下層の配線層ＷＬｎ−２〜ＷＬ１には、集積回路形成用の配線Ｗが配置されている。また、パッドＢＰ２（特に針立て領域ＰＡ２）の直下の素子層ＥＬには、集積回路形成用の素子（電界効果トランジスタＱ等）が配置されている。このため、本実施の形態３では、前記実施の形態１の場合よりも、半導体装置の素子や配線の集積度を向上させることができる。また、前記実施の形態１の場合よりも、半導体装置の素子や配線のレイアウト設計の容易性を向上させることもできる。これ以外の効果は前記実施の形態１と同じである。なお、ここでは、パッドＢＰ２の直下に集積回路形成用の素子（電界効果トランジスタＱ等）を配置した場合を例示したが、パッドＢＰ２の直下に集積回路形成用の配線Ｗを配置しても集積回路形成用の素子を配置しない場合もある。
このような本実施の形態３の場合もウエハ検査工程Ｓ２でプローブ針Ｐ１，Ｐ２によりパッドＢＰ１，ＢＰ２に残されるプローブ針跡は、前記実施の形態１で用いた図８と同じなので図示および説明を省略する。
（実施の形態４）
図１７は本実施の形態４の検査装置を構成するプローブカードのプローブ針をウエハのチップのパッドに押し当てる前の状態を示した説明図、図１８は図１７のプローブカードのプローブ針をウエハのチップのパッドに押し当てた状態を示す説明図である。
本実施の形態４では、図１７に示すように、パッドＢＰ２に対して相対的に大きな針圧を加えるプローブ針Ｐ２の突出長ｙｐ２が、パッドＢＰ１に対して相対的に小さな針圧を加えるプローブ針Ｐ１の突出長ｙｐ１より長くなっている。
また、図１７に示すように、プローブ針Ｐ１，Ｐ２をパッドＢＰ１，ＢＰ２に押し当てる前のプローブ針Ｐ１，Ｐ２の長さ（配線基板ＰＷＢの上面からプローブＰ１，Ｐ２の先端までの長さ）をそれぞれｙａ１，ｙａ２とする。また、図１８に示すように、プローブ針Ｐ１，Ｐ２をパッドＢＰ１，ＢＰ２に押し当てたときのプローブ針Ｐ１，Ｐ２の長さ（配線基板ＰＷＢの上面からプローブＰ１，Ｐ２の先端までの長さ）をそれぞれｙｂとする。すると、プローブ針Ｐ１のストローク長は、ｙａ１−ｙｂと表すことができ、プローブ針Ｐ２のストローク長は、ｙａ２−ｙｂと表すことができる。そして、プローブ針Ｐ２のストローク長（ｙａ２−ｙｂ）は、プローブ針Ｐ１のストローク長（ｙａ１−ｙｂ）より長い。なお、プローブ針Ｐ２は、前記実施の形態１等と同様、プローブ針Ｐ１より太い。
本実施の形態４では、プローブ針Ｐ２の突出長ｙｐ２をプローブ針Ｐ１の突出長ｙｐ１より長くしたことにより、前記実施の形態１〜３の場合よりも、プローブ針Ｐ２からパッドＢＰ２に加わる針圧を、プローブ針Ｐ１からパッドＢＰ１に加わる針圧より大きくすることができる。これにより、プローブ針Ｐ２とパッドＢＰ２との接触状態をさらに良くすることができる。このため、ウエハ検査工程Ｓ２において、プローブ針Ｐ２とパッドＢＰ２との接触抵抗をさらに低下させることができるので、安定した状態で検査を実施することができる。したがって、ウエハ検査工程Ｓ２におけるテストの精度および信頼性をさらに向上させることができるので、半導体装置の歩留りおよび信頼性をさらに向上させることができる。なお、ここでは、チップ領域ＣＰ（チップＣＰａ）のパッドＢＰ１，ＢＰ２下の構造として、前記実施の形態１で説明したものを例示したが、これに限定されるものではなく、チップ領域ＣＰ（チップＣＰａ）のパッドＢＰ１，ＢＰ２下の構造を前記実施の形態２，３で説明したものと同じ構造としても良い。また、ここでは、プローブ針Ｐ２をプローブ針Ｐ１より太くした場合を例示したが、プローブ針Ｐ１，Ｐ２の太さ（直径）を同じにし、プローブ針Ｐ１，Ｐ２の突出長ｙｐ１，ｙｐ２（ストローク長）を上記したように変えても良い。
ここで、図１９の左はプローブ針から相対的に大きな針圧が加わるパッドに残されたプローブ針跡を示す平面図、図１９の右はプローブ針から相対的に小さな針圧が加わるパッドに残されたプローブ針跡を示す平面図、図２０左右はそれぞれ図１９のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の断面図である。なお、図面を見易くするためプローブ針跡Ｐｔ１，Ｐｔ２にハッチングを付した。
図１９に示すように、本実施の形態４でも、図８で説明したのと同様に、プローブ針Ｐ２の直径ｒ２の方がプローブ針Ｐ１の直径ｒ１より大きいので、パッドＢＰ２に残されるプローブ針跡Ｐｔ２の直径ｒｔ２の方がパッドＢＰ１に残されるプローブ針跡Ｐｔ１の直径ｒｔ１より大きい。また、本実施の形態４では、図２０で示すように、相対的に大きな針圧を加えたパッドＢＰ２に残されたプローブ針跡Ｐｔ２の深さｄ２の方が、相対的に小さな針圧を加えたパッドＢＰ１に残されたプローブ針跡Ｐｔ１の深さｄ１より深い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
半導体チップに形成された複数の素子と、
前記複数の素子を電気的に接続することで集積回路を形成する配線と、
前記集積回路に電気的に接続された状態で前記半導体チップに配置された複数の電極と、
を備え、
前記複数の電極は、
前記複数の電極に測定用針を接触させた状態で前記集積回路を電気的に試験するときに、第１の針圧で接触される第１の電極および前記第１の針圧より大きい第２の針圧で接触される第２の電極を備え、
前記集積回路を形成する集積回路パターンが配置された層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置。
［付記２］
付記１に記載の半導体装置において、
前記第２の電極は、前記第１の電極に流す電流より大電流を流す電極である、半導体装置。
［付記３］
付記１に記載の半導体装置において、
前記第１の電極は信号用の電極であり、前記第２の電極は電源用の電極である、半導体装置。
［付記４］
半導体ウエハのチップ領域に形成された集積回路の電気的特性を検査するときに、前記集積回路に電気的に接続された状態で前記チップ領域に配置された複数の電極に対して、複数の測定用針を接触させるためのプローブカードを備え、
前記複数の測定用針は、
前記複数の電極のうちの第１の電極に第１の針圧で接触する第１の測定用針と、
前記複数の電極のうちの第２の電極に前記第１の針圧より大きな第２の針圧で接触する第２の測定用針と、
を備え、
前記第２の測定用針の太さは、前記第１の測定用針より太い、半導体装置の検査装置。
［付記５］
半導体ウエハのチップ領域に形成された集積回路の電気的特性を検査するときに、前記集積回路に電気的に接続された状態で前記チップ領域に配置された複数の電極に対して、複数の測定用針を接触させるためのプローブカードを備え、
前記複数の測定用針は、
前記複数の電極のうちの第１の電極に第１の針圧で接触する第１の測定用針と、
前記複数の電極のうちの第２の電極に前記第１の針圧より大きな第２の針圧で接触する第２の測定用針と、
を備え、
前記プローブカードから突出する前記第２の測定用針の突出長は、前記プローブカードから突出する前記第１の測定用針の突出長より長い、半導体装置の検査装置。
［付記６］
半導体ウエハのチップ領域に形成された集積回路の電気的特性を検査するときに、前記集積回路に電気的に接続された状態で前記チップ領域に配置された複数の電極に対して、複数の測定用針を接触させるためのプローブカードを備え、
前記複数の測定用針は、
前記複数の電極のうちの第１の電極に第１の針圧で接触する第１の測定用針と、
前記複数の電極のうちの第２の電極に前記第１の針圧より大きな第２の針圧で接触する第２の測定用針と、
を備え、
前記第２の測定用針のストローク長は、前記第１の測定用針のストローク長より長い、半導体装置の検査装置。
［付記７］
付記４、付記５または付記６の半導体装置の検査装置において、
前記集積回路を形成するための集積回路パターンが配置された層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置の検査装置。
ＳＷ ウエハ
ＣＰ チップ領域
ＣＰａ チップ
ＳＲ ストリート
ＢＰ，ＢＰ１，ＢＰ２ パッド
ＰＲ 表面保護膜
Ｋ１，Ｋ２ 開口部
ＰＡ１，ＰＡ２ 針立て領域
Ｐｔ１，Ｐｔ２ プローブ針跡
ＴＨ スルーホール
ＣＬ 集積回路形成層
ＥＬ 素子層
Ｑ 電界効果トランジスタ
ＳＴＩ 分離部
ＷＬ 配線層
ＷＬ１，ＷＬｎ−３，ＷＬｎ−２，ＷＬｎ−１，ＷＬｎ 配線層
Ｗ 配線
ＷＦ，ＷＦｍ，ＷＦｂ 導体膜
ＷＦＰ１，ＷＦＰ２ 導体パターン
ＩＦ 絶縁膜
ＷＣＢ 配線基板
ＡＤＬ 接着層
ＢＷ ワイヤ
ＥＢ 半田ボール
ＰＭ 封止部材
ＰＲＢ プローバ
ＴＨＤ テストヘッド
ＩＲ インターフェースリング
ＴＷ 配線
ＰＣ プローブカード
ＰＷＢ 配線基板
Ｐ，Ｐ１，Ｐ２ プローブ針
Ｐｂ 屈曲部
ＣＨＤ カードホルダ
Ｔ テスタ

Claims (20)

  1. （ａ）半導体ウエハのチップ領域に集積回路を形成した後、前記集積回路に電気的に接続された複数の電極を前記チップ領域に形成する工程、
    （ｂ）前記チップ領域の前記複数の電極に複数の測定用針を接触させた状態で前記集積回路の電気的特性を検査する工程、
    （ｃ）前記（ｂ）工程後、前記半導体ウエハから前記チップ領域を切り出して半導体チップを形成する工程、
    を有し、
    前記（ｂ）工程は、
    前記複数の測定用針のうちの第１の測定用針を前記複数の電極のうちの第１の電極に第１の針圧で接触させるとともに、前記複数の測定用針のうちの第２の測定用針を前記複数の電極のうちの第２の電極に前記第１の針圧より大きな第２の針圧で接触させた状態で前記集積回路の電気的特性を試験する工程を有し、
    前記集積回路を形成するための集積回路パターンが配置される層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１の電極の直下には、前記集積回路パターンとしての配線が配置されており、
    前記第２の電極の直下には、前記集積回路パターンとしての配線が配置されていない、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第１の電極の直下には、前記集積回路パターンとしての素子が配置されており、
    前記第２の電極の直下には、前記集積回路パターンとしての素子が配置されていない、半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記集積回路パターンとしての配線が配置される配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記集積回路パターンとしての配線が配置されていない配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より多い、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第２の電極および前記第１の電極の直下では、前記配線が配置されていない配線層が、前記配線が配置される配線層より上層に配置される、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記配線が配置されていない配線層には、前記集積回路と電気的に接続されていない導体パターンが配置されており、
    前記導体パターンが配置される配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より多い、半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記第２の電極は、前記第１の電極に流す電流より大電流を流す電極である、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第１の電極は信号用の電極であり、前記第２の電極は電源用の電極である、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記第２の測定用針の太さは、前記第１の測定用針より太い、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第２の測定用針の突出長は、前記第１の測定用針の突出長より長い、半導体装置の製造方法。
  12. 半導体チップに形成された複数の素子と、
    前記複数の素子を電気的に接続することで集積回路を形成する配線と、
    前記集積回路に電気的に接続された状態で前記半導体チップに配置された複数の電極と、
    を備え、
    前記複数の電極は、
    前記複数の電極に測定用針を接触させた状態で前記集積回路を電気的に試験するときに、第１の針圧で接触される第１の電極および前記第１の針圧より大きい第２の針圧で接触される第２の電極を備え、
    前記集積回路を形成する集積回路パターンが配置された層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１の電極の直下には、前記集積回路パターンとしての配線が配置されており、
    前記第２の電極の直下には、前記集積回路パターンとしての配線が配置されていない、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記第１の電極の直下には、前記集積回路パターンとしての素子が配置されており、
    前記第２の電極の直下には、前記集積回路パターンとしての素子が配置されていない、半導体装置。
  15. 請求項１２記載の半導体装置において、
    前記集積回路パターンとしての配線が配置された配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より少ない、半導体装置。
  16. 請求項１２記載の半導体装置において、
    前記集積回路パターンとしての配線が配置されていない配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より多い、半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記第２の電極および前記第１の電極の直下では、前記配線が配置されていない配線層が、前記配線が配置された配線層より上層に配置されている、半導体装置。
  18. 請求項１６記載の半導体装置において、
    前記配線が配置されていない配線層には、前記集積回路と電気的に接続されていない導体パターンが配置されており、
    前記導体パターンが配置された配線層の数は、前記第２の電極の直下の方が、前記第１の電極の直下より多い、半導体装置。
  19. 半導体ウエハのチップ領域に形成された集積回路の電気的特性を検査するときに、前記集積回路に電気的に接続された状態で前記チップ領域に配置された複数の電極に対して、複数の測定用針を接触させるためのプローブカードを備え、
    前記複数の測定用針は、
    前記複数の電極のうちの第１の電極に第１の針圧で接触する第１の測定用針と、
    前記複数の電極のうちの第２の電極に前記第１の針圧より大きな第２の針圧で接触する第２の測定用針と、
    を備え、
    前記第２の測定用針の太さは、前記第１の測定用針より太い、半導体装置の検査装置。
  20. 請求項１９記載の半導体装置の検査装置において、
    前記プローブカードから突出する前記第２の測定用針の突出長は、前記プローブカードから突出する前記第１の測定用針の突出長より長い、半導体装置の検査装置。
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