CN101911284B - 半导体器件及其制造方法 - Google Patents

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Abstract

提供半导体器件及其制造方法。第一列(2)的第一外部连接用端子(14)在第一I/O单元(12)上方，第二列(3)的第二外部连接用端子(15)在相邻两个第一I/O单元(12)边界部位上方。第一外部连接用端子(14)和第二外部连接用端子(15)，为了不具有重叠部位而相距规定距离，并形成在同一层内。据此，尽可能缩短在第一列(2)和第二列(3)中相邻第一外部连接用端子(14)与第二外部连接用端子(15)间的距离，能充分确保电性检查时探针与第一外部连接用端子(14)及第二外部连接用端子(15)间的电连接，能实现半导体芯片(1)更高集成化、更高性能化，防止半导体集成电路特性恶化、电性检查精度恶化等不良情况。

Description

半导体器件及其制造方法
技术领域
本发明涉及在表面上并排设置I/O单元及外部连接用端子而形成的半导体器件及其制造方法，特别以在表面上并设多个上述元件而形成的半导体器件为对象。
背景技术
以前，在半导体芯片上，沿着其表面的外周配置有多个焊盘(bondingpad)，其中，上述焊盘用于使半导体芯片的内部电路与外部建立电连接。
在规定的装配(assembly)工序，例如通过金制的焊丝(bonding wire)将引线框架(1ead frame)等外部端子连接在这些焊盘上。
另外，焊盘除了发挥用于连接焊丝的垫片的功能之外，在进行该半导体芯片的特性检查等电性检查时还发挥接触部位的功能，其中上述接触部位是用于使测试器(taster)的探针接触的部位。在这种情况下，在进行电性检查时使测试器的探针接触焊盘之际，将在焊盘的表面残留称为探针痕的伤痕。
近年来，在半导体器件上更高集成化、更高性能化的要求有所提高，要求半导体芯片的小型化，并且在半导体芯片上逐渐设置更多的电极。为了对应这种情况，需要在半导体芯片表面的有限的区域内设置更多的焊盘。
可是，在这种情况下，如果焊盘的区域缩小，会产生以下问题：焊盘的表面的探针痕从焊盘露出，并且探针与焊盘之间的电连接变得不充分。
为了处理该问题，例如专利文献1那样，采用以下对策：在电路区域的输入输出电路区域配置焊盘，从而确保焊盘的足够的区域。并且，也有如专利文献2那样的对策：使焊盘的一部分超出输入输出电路区域地形成焊盘，进而确保焊盘的区域。
专利文献1：日本特开平11-307601号公报；
专利文献2：WO2004/93191号公报；
专利文献3：日本特开平9-246314号公报。
发明内容
最近，半导体器件的高集成化、高性能化的要求越发提高，例如专利文献3那样，提出了将焊盘并列成两列来形成焊盘。附带说明一下，在专利文献1中，用图3例示了形成一列焊盘的情况，用图5及图6例示了将一列焊盘交替排列的情况。
考虑以下方法：将公开了如上所述各种结构的专利文献1应用于专利文献2(或3)，并且将配置了焊盘的I/O单元在输入输出电路区域并列成两列。可是，在这种情况下，用于连接的焊丝的长度在各列变得非常不均一，由于该焊丝的该距离差将会发生半导体芯片的集成电路的特性恶化。另外，在这种情况下，测试器的探针的配置状态也在各列变得不均一，因该不均一而会导致探针产生特性差(L、R、C的差异)，因而存在不能得到正确检查结果的问题。
本发明是鉴于上述问题而做出的，其目的在于，提供一种高可靠性的半导体器件及其制造方法，在将配置了外部连接用端子的I/O单元并列成两列的结构的半导体器件中，尽可能地缩短在第一列和第二列相邻的外部连接用端子之间的距离，以此来确保在电性检查时探针和外部连接用端子之间的充分的电连接，并且能够实现半导体器件的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当情况。
本发明的半导体器件，包括：半导体基板，形成在上述半导体基板的上方的第一列和第二列；上述第一列是将多个第一I/O单元和多个第一外部连接用端子并列配置在表面外周而成的列，上述第二列是将多个第二I/O单元和多个第二外部连接用端子并列配置在上述第一列的内侧而成的列。这里，将各上述第二外部连接用端子配置成其一部分位于上述第一I/O单元的上方。
本发明的半导体器件的制造方法，包括在半导体基板的上方形成第一列和第二列的工序，其中，上述第一列是将多个第一I/O单元和多个第一外部连接用端子并列配置在表面外周而成的列，上述第二列是将多个第二I/O单元和多个第二外部连接用端子并列配置在上述第一列的内侧而成的列。这里，将各上述第二外部连接用端子配置成其一部分位于上述第一列的第一I/O单元的上方。
根据本发明，在将配置了外部连接用端子的I/O单元并列成两列的结构的半导体器件中，尽可能地缩短在第一列和第二列相邻的外部连接用端子之间的距离，以此来实现高可靠性的半导体器件，该半导体器件充分地确保在电性检查时探针和外部连接用端子之间的电连接，并且能够实现半导体器件的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当情况。
附图说明
图1是示出了作为本实施方式的半导体器件的构成要素的半导体芯片的外观的俯视图。
图2是放大作为本实施方式的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图3是放大第一比较例的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图4是放大第二比较例的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图5A是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。
图5B是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。
图5C是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。
图5D是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。
图5E是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。
图6A是示出了对第二比较例的半导体芯片进行引线接合(wire bonding)的状态的侧视图。
图6B是示出了对第二比较例的半导体芯片进行引线接合的状态的俯视图。
图7是示出了在该电性检查中使用的检查装置(探测(probing)装置)的概略结构的示意图。
图8是放大作为第一实施方式的第一变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图9是放大作为第一实施方式的第二变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图10是示出了对第二比较例的半导体芯片设置功能集合元件(functionmacro)的状态的俯视图。
图11是放大作为第一实施方式的第三变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图12是放大作为第一实施方式的第四变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
图13A是示出了将第一实施方式的第二变形例与第三变形例进行组合的状态的俯视图。
图13B是示出了将第一实施方式的第二变形例与第四变形例进行组合的状态的俯视图。
图14是放大作为第二实施方式的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
具体实施方式
下面，参照附图来详细说明应用本发明的具体的诸实施方式。
(第一实施方式)
半导体器件的结构
图1是示出了作为本实施方式的半导体器件的构成要素的半导体芯片的外观的俯视图。图2是放大作为本实施方式的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。另外，为了便于图示，在图1中仅仅示出了输入输出电路区域的外部轮廓。
如图1所示，在半导体基板上以矩阵(matrix)形状形成多个作为本实施方式的半导体器件的构成要素的半导体芯片1，并且沿着划片线(scribeline)SL从该半导体基板中切割而形成上述半导体芯片1。因此，半导体芯片1的边缘与划片线SL相当。
半导体芯片1形成在硅基板(未图示)的上方，电路形成区域11几乎占满该半导体芯片1的表面区域的状态，其中，上述电路形成区域11包括半导体集成电路等，该半导体集成电路具有各种晶体管(transistor)(MOS晶体管、场效应晶体管等)、各种半导体存储器(NMOS晶体管、闪存器、DRAM等存储电容器等)等的规定功能。电路形成区域11具有内部电路形成区域11a和输入输出电路区域11b，其中，上述内部电路形成区域11a为了进行实质的处理而由如上所述半导体元件构成，上述输入输出电路区域11b作为I/O单元的形成区域。
在输入输出电路区域11b中，设置有多个I/O单元，其中，上述I/O单元具有TTL(Transistor-Transistor Logic：晶体管-晶体管逻辑)电路等半导体集成电路。在本实施方式中，如图2所示，在输入输出电路区域11b中，配置有第一列2和第二列3，其中，上述第一列2是将多个第一I/O单元12并列配置在输入输出电路区域11b的外周(离划片线SL近的位置)而成的列，上述第二列3是指将多个第二I/O单元13并列配置在第一列2的内侧(离内部电路形成区域11a近的位置)而成的列。
在各第一I/O单元12上设置有第一外部连接用端子14，而在各第二I/O单元13上设置有第二外部连接用端子15。第一外部连接用端子14及第二外部连接用端子15发挥外部连接用的垫片的功能，在这里发挥用于连接焊丝的焊盘(焊接部)的功能，并且在进行该半导体芯片的特性检查等电性检查时还发挥接触垫片(被检查部)的功能，其中，上述接触垫片用于使测试器的探针接触。
在本实施方式中，如图2所示，第一外部连接用端子14被配置成至少一部分(在图示的例中是全部)位于第一I/O单元12的上方，并且第二外部连接用端子15被配置成至少一部分(在图示的例中除了下端部的部分)位于第一I/O单元12的上方。具体来说，第二外部连接用端子15形成在相邻的两个第一I/O单元12的边界部位的上方。这里，第一外部连接用端子14和第二外部连接用端子15形成在同一层内，并且为了使两者没有互相重叠部位而使两者相距规定距离。
本实施方式中，在第一列2及第二列3，尽可能接近地配置第一外部连接用端子14和第二外部连接用端子15，如图所示，两者的间距为y1，在这里两者的间距是指，从第一外部连接用端子14的焊丝的连接预定部位到第二外部连接用端子15的焊丝的连接预定部位的间距。
这里，示出了本实施方式的半导体芯片1的比较例。
(第一比较例)
图3是放大第一比较例的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在本例的半导体芯片101中，在输入输出电路区域111b配置有第一列102和第二列103，其中，上述第一列102是将多个第一I/O单元112并列地配置在输入输出电路区域111b的外周(离划片线SL近的位置)而成的列，上述第二列103是将多个第二I/O单元113并列地配置在第一列102的内侧(离内部电路形成区域111a近的位置)而成的列。
在各第一I/O单元112分别设置有第一外部连接用端子114，而在各第二I/O单元113分别设置有第二外部连接用端子115。
在本例中，在第一列102配置有第一外部连接用端子114，而在第二列103配置有第二外部连接用端子115，其中，上述第一外部连接用端子114连接在第一I/O单元112的一端而位于第一I/O单元112的外侧(划片线SL侧)，上述第二外部连接用端子115连接在第二I/O单元113的一端而位于第二I/O单元113的外侧(划片线SL侧)。
如图所示，第一外部连接用端子114与第二外部连接用端子115之间的间距为y2，在这里，该间距是指，从第一外部连接用端子114的焊丝的连接预定部位到第二外部连接用端子115的焊丝的连接预定部位的间距。
(第二比较例)
图4是放大第二比较例的半导体芯片的表面的一部分来示出的概略结构的俯视图。
本例的半导体芯片201中，在输入输出电路区域211b配置有第一列202和第二列203，其中，上述第一列202是将多个第一I/O单元212并列配置在输入输出电路区域211b的外周(离划片线SL近的位置)而成的列，上述第二列203是将多个第二I/O单元213并列地配置在第一列202的内侧(离内部电路形成区域211a近的位置)而成的列。
在各第一I/O单元212上设置有第一外部连接用端子214，而在各第二I/O单元213上设置有第二外部连接用端子215。
在本例中，在第一列202配置有第一外部连接用端子214，而在第二列203配置有第二外部连接用端子215，其中，上述第一外部连接用端子214连接在第一I/O单元212的一端而位于第一I/O单元212的上方，上述第二外部连接用端子215连接在第二I/O单元213的一端而位于第二I/O单元213的上方。
如图所示，第一外部连接用端子214和第二外部连接用端子215之间的间距为y3，这里，该间距是指，从第一外部连接用端子214的焊丝的连接预定部位到第二外部连接用端子215的焊丝的连接预定部位的间距。
如第一比较例、第二比较例那样，由于y3＜y2，所以与第一比较例的半导体芯片101相比，第二比较例的半导体芯片201的间距被缩短。可是，只要第一列的结构中的I/O单元及外部连接用端子的配置状态与第二列的结构中的I/O单元及外部连接用端子的配置状态相同，则该间距不能比y3再缩短。
本实施方式的半导体芯片1中的间距y1为y1＜y3＜y2。与第一比较例、第二比较例相比，本实施方式的半导体芯片1能够大幅缩短该间距。
半导体器件的制造方法
下面，说明具有上述结构的半导体器件的制造方法。
图5A～图5E是按照工序顺序示出了本实施方式的半导体器件的制造方法的概略图。这里，图5A、图5B及图5C的下图与沿着图5C的上图中的虚线m-n的剖面相对应。另外，在图5C的下图，将嵌入各层的各层间绝缘膜总括记为“层间绝缘膜21”。另外，图5D为侧视图，图5E为俯视图。
首先，在半导体基板10上形成用于构成电路形成区域11的各种半导体集成电路等。具体来说，在内部电路形成区域11a形成由规定的晶体管、半导体存储器等构成的半导体集成电路，在输入输出电路区域11b形成TTL电路等。
这里，如图5A所示，图中仅示出了输入输出电路区域11b，并且例示了作为其TTL电路的构成要素之一的MOS晶体管20(仅示出了栅极(gete)部分)。
接着，形成用于构成电路形成区域11的各种布线结构。布线结构由布线及用于连接上下布线等的导通(via)部构成。具体来说，在内部电路形成区域11a形成与由规定的晶体管、半导体存储器等构成的半导体集成电路相连接的多层的布线，在输入输出电路区域11b形成与TTL电路等相连接的多个层的布线。这里，以层为单位，分别在同一工序中形成电路形成区域11a一侧的同一层的布线及导通部，以及输入输出电路区域11b一侧的同一层的布线及导通部。
这里，如图5B所示，图中仅示出了输入输出电路区域11b，并且例示了与作为其TTL电路的构成要素之一的MOS晶体管20适当连接的多层布线结构，这里，例示了4层布线W1～W4及4层导通部V1～V4。
首先，在内部电路形成区域11a形成导通部V1，其中，该导通部V1与由规定的晶体管、半导体存储器等构成的半导体集成电路相连接(若是MOS晶体管则与源/漏区域(source/drain area)、栅电极连接)。
详细来说，在层间绝缘膜21上形成使源/漏区域等的表面的一部分露出的接触孔(未图示)，并且为了覆盖该接触孔的内壁面而堆积Ti(钛)、TiN(锡)，并形成胶膜(未图示)。然后，为了经由胶膜来埋入接触孔而利用CVD(Chemical Vapor Deposition：化学气相沉积)法等来堆积导电物，在这里堆积钨(W)。之后，例如通过CMP(Chemical Mechanical Planarization：化学机械研磨)来使钨(W)表面平坦化，并形成导通部V3，其中，导通部V3是用钨(W)填充接触孔而形成的。
接着，例如，使用Cu(铜)或铜合金作为材料，利用所谓的单金属镶嵌法或双金属镶嵌法如下所述那样适当形成Cu(铜)层，来作为布线W1～布线W3及导通部V2、V3。
在单金属镶嵌法中，在层间绝缘膜21上形成布线槽及开口等，并且为了埋入该布线槽及开口等而利用电解法埋入形成Cu(铜)或铜合金。然后，例如利用化学机械研磨(CMP)来使其表面平坦化，并形成Cu(铜)层，其中，该Cu(铜)层是用Cu(铜)或铜合金填充布线槽及开口等而形成的。
在双金属镶嵌法中，在层间绝缘膜21上同时形成布线槽、开口等以及与它们成为一体的导通孔，并利用电镀法埋入形成Cu(铜)或铜合金来填埋入该布线槽、开口等和导通孔。然后，例如利用CMP(Chemical MechanicalPlanarization：化学机械研磨)对其表面进行平坦化处理，并形成Cu(铜)层，其中，上述Cu(铜)层是用Cu(铜)或铜合金填充布线槽及开口等而形成的。
接着，形成导通部V4，该导通部V4与布线W3相连接。
详细来说，在层间绝缘膜21上形成使布线W3的表面的一部分露出的导通孔(未图示)，并且堆积Ti或TiN来覆盖该导通孔的内壁面，形成胶膜(未图示)。然后，为了经由胶膜来埋入接触孔，利用CVD法等来堆积导电物，在这里堆积钨(W)。之后，例如通过CMP来对钨(W)表面进行平坦化处理，并形成导通部V4，其中，导通部V4是用钨(W)填充导通孔而形成的。
接着，形成布线W4，该布线W4与导通部V4相连接。
详细来说，利用溅射法等在露出导通部V4的上表面的层间绝缘膜21上堆积铝或铝合金，从而形成Al(铝)膜(未图示)。然后，利用光刻法(lithography)及干刻法(dry etching)来加工该Al膜。由此，在层间绝缘膜21上形成与导通部V4相连接的布线W4。
这里用虚线的圆C来包围的布线W1～W4及V2～V4的部分构成第一外部连接用端子14及第二外部连接用端子15的下部结构。
接着，如图5C所示，形成导通部V5、第一外部连接用端子14及第二外部连接用端子15、保护膜22及PI(polyimide：聚酰亚胺)膜23。
首先，形成导通部V5，其中，该导通部V5与布线W4中的作为第一外部连接用端子14及第二外部连接用端子15的下部结构的构成要素的布线W4连接。
详细来说，在层间绝缘膜21上形成使该布线W4的表面的一部分露出的导通孔(未图示)，并且堆积Ti或TiN来覆盖该导通孔的内壁面，并形成胶膜(未图示)。然后，为了经由胶膜来埋入导通孔，利用CVD法等来堆积导电物，这里，堆积钨(W)。之后，例如通过CMP来对钨(W)的表面进行平坦化处理，从而形成导通部V5，其中，上述导通部V5是用钨(W)填充导通孔来形成的。
接着，形成与导通部V5相连接的第一外部连接用端子14及第二外部连接用端子15。
详细来说，利用溅射法等在露出导通部V5的上表面的层间绝缘膜21上堆积铝或铝合金，从而形成Al(铝)膜(未图示)。然后，利用光刻法及干刻法来加工该Al(铝)膜。该加工是为了形成为上述的第一列2及第二列3的形状而执行的。由此，在层间绝缘膜21上形成分别与导通部V5连接的第一外部连接用端子14及第二外部连接用端子15。
接着，利用CVD法等在整个表面上堆积绝缘膜，来覆盖第一外部连接用端子14及第二外部连接用端子15，这里为硅氧化膜。然后，利用光刻法及干刻法将该硅氧化膜加工成规定形状，以覆盖第一外部连接用端子14及第二外部连接用端子15的从表面到侧面的部分，并形成保护膜22。
接着，在整个表面上形成覆盖(cover)膜，这里形成PI膜23，并利用光刻法及干刻法加工PI膜23及保护膜22，以便使第一外部连接用端子14及第二外部连接用端子15的表面的一部分露出，并形成开口24。
由此，完成了第一列2和第二列3，其中，上述第一列2由第一I/O单元12及与之连接的第一外部连接用端子14构成，上述第二列3由第二I/O单元13及与之连接的第二外部连接用端子15构成，其中，上述第一I/O单元12及第一外部连接用端子14在输入输出电路区域11b内分别被划分为TTL电路等半导体集成电路的占有区域，上述第二I/O单元13及第二外部连接用端子15在输入输出电路区域11b内分别被划分为TTL电路等半导体集成电路的占有区域。
接着，沿着划片线从半导体基板10中切割出各半导体芯片1。
接着，如图5D及图5E所示，在装配工序中，将半导体芯片1的第一外部连接用端子14及第二外部连接用端子15与引线框架(未图示)进行电连接。
详细而言，将半导体芯片1的第一外部连接用端子14和第二外部连接用端子15交替地与引线框架的焊指部(bonding finger)31相连接，即，通过金制等的焊丝32将半导体芯片1的第一外部连接用端子14和引线框架的焊指部31相连接，并通过金制等的焊丝33将第二外部连接用端子15和引线框架的焊指部31相连接(引线接合)。
此时，尽可能地缩短焊丝32的俯视的长度和焊丝33的俯视的长度之间的差(上述的间距)，在图示的例中间距为y1。
作为本实施方式的参照对象，在图6A、图6B(图6A为侧视图，图6B为俯视图)中示出了对第二比较例的半导体芯片201进行引线接合的状态。
在图6A、图6B中，焊丝32的俯视的长度与焊丝33的俯视的长度之间的差(上述的间距)为y3。此时，间距y1、y3的关系为y1＜y3，示出了相对于本实施方式的比较例的优势。
然后，利用铸型树脂对半导体芯片1进行铸型处理等，并且经过各种后续工序来制成本实施方式的半导体器件。
但是，对该半导体器件进行的电特性等的电性检查，在例如图5C的状态(在将半导体芯片1从半导体基板10中切割出来之前，并且在半导体基板10上已形成了多个半导体芯片1的状态)下执行。
下面，说明半导体芯片1的电特性的检查方法。
图7是示出了该电性检查中使用的检查装置(探测装置)的概略结构的示意图。
电性检查的对象是形成有多个半导体芯片1的半导体基板10。在该电性检查中使用的探针卡(probe card)43是在矩形状的底座上设置多个探针夹持器(probe holder)44而构成的。在探针夹持器44上设置有多个探针45，该探针45与半导体芯片1的第一外部连接用端子14及第二外部连接用端子15接触。
该探测装置具有晶片台架(wafer stage)41，其承载固定半导体基板10；检查部42，其例如设置在晶片台架41的下部，与探针卡43的探针44电连接而进行电性检查。
在对半导体芯片10进行电性检查时，使探针44与垂直于多个第一外部连接用端子14及第二外部连接用端子15的端子表面的方向相倾斜，从而接触各端子表面，以此来确保导通，并通过检查部42来测定电特性。
如上述说明，根据本实施方式，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列2和第二列3中相邻的第一外部连接用端子14和第二外部连接用端子15间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片1的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化及电性检查的精度恶化等的不适合的情况。
下面，说明第一实施方式的诸变形例。这些变形例中的半导体器件采用与第一实施方式的半导体器件相同的结构及制造方法而制作出来，其与第一实施方式的不同点在于具有一部分附加结构。
另外，在这些变形例中，对于与在第一实施方式中已经进行说明的结构部件等，对同一构成部件标注同一附图标记并省略详细说明。
(第一变形例)
图8是放大作为第一实施方式的第一变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在本例的半导体芯片30中，与第一实施方式中的半导体芯片1同样地形成有第一列2及第二列3。
在半导体芯片30中，在半导体芯片1上的第一列2及第二列3的结构的基础上，在第一外部连接用端子14的各表面上，将连接焊丝的焊接部14a和被检查部14b规定在该表面上的不同部位，其中，上述被检查部14b是在进行半导体芯片30的电性检查时探针所接触的部位。同样地，在第二外部连接用端子15的各表面上，将连接焊丝的焊接部15a和被检查部15b规定在该表面上的不同部位，其中，上述被检查部15b是在进行半导体芯片30的电性检查时探针所接触的部位。
这里，在第一外部连接用端子14的各表面上，焊接部14a被设置在第一外部连接用端子14上的距离与第一I/O单元12相连接的连接部位近的部位，并且被检查部14b被设置在第一外部连接用端子14上的距离与第一I/O单元12相连接的连接部位远的部位。同样地，在第二外部连接用端子15的各表面上，焊接部15a被设置在第二外部连接用端子15上的距离与第二I/O单元13相连接的连接部位近的部位，并且被检查部15b被设置在第二外部连接用端子15上的距离与第二I/O单元13相连接的连接部位远的部位。
即，在第一列2中，焊接部14a被设置在外侧(离划片线SL近的位置)，被检查部14b被设置在内侧(离划片线SL远的位置)。另一方面，在第二列3中，焊接部15a被设置在内侧(离划片线SL远的位置)，被检查部15b被设置在外侧(离划片线SL近的位置)。
一般来说，当在外部连接用端子上不区别焊接部和被检查部(不在意)时，由于在电性检查时接触探针，因此外部连接用端子的表面会受损，在这种状态下进行引线接合，有时会产生以下问题：电流密度降低、焊丝的粘接强度降低。由于探针使外部连接用端子的与I/O单元相连接的连接部位受损，因此电流密度的降低将变得特别明显。
在本例中，通过如上所述地构成第一外部连接用端子14及第二外部连接用端子15，能够达到以下效果：避免在电性检查时由于探针的接触而引起的不良影响，从而确保足够的电流密度，并且提高第一外部连接用端子14及第二外部连接用端子15与焊丝之间的粘接强度。
如上述说明，根据本例，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列2和第二列3相邻的第一外部连接用端子14与第二外部连接用端子15之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片30的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当的情况，且能够防止由电性检查的探针触碰引起的不适当的情况。
(第二变形例)
图9是放大作为第一实施方式的第二变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在本例的半导体芯片40中，与第一实施方式中的半导体芯片1同样地形成有第一列2及第二列3。
在半导体芯片40中，在半导体芯片1中的第一列2及第二列3的结构的基础上，在第二列3的第二I/O单元13的区域(在图示的例子中，相邻的两个第二I/O单元13的区域)中埋入形成功能集合元件51。
功能集合元件51是由特定的电路或元件集成而成，所述特定的电路或元件是指，在连接焊丝时及电性检查时的探针触碰时，元件特性容易因外加压力而发生变动的电路或元件，例如A/D变换器(converter)、D/A变换器、PLL电路等。
作为本例的参照对象，在图10中示出了在第二比较例的半导体芯片201设置功能集合元件221的状态。
在半导体芯片201的第二列203中，在第二I/O单元213上设置有第二外部连接用端子215。因此，功能集合元件221不能设置在第二I/O单元213上，其中，上述功能集合元件221具有在连接焊丝时及电性检查时的探针触碰时元件特性因外加的压力而容易变动的电路或元件。因此，需要例如图示那样在脱离第二I/O单元213的部位设置功能集合元件221，并且在半导体芯片201的表面上需要功能集合元件221的专有区域。
与之相对，在本例的半导体芯片40中，能够进行设置以便使功能集合元件51与第二I/O单元13共有占有区域。因此，不需要功能集合元件51的专有区域，能够提高布局的自由度，并且能够应对半导体集成电路的更高集成化、更高性能化的要求。
如上述说明，根据本例，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列2和第二列3中相邻的第一外部连接用端子14与第二外部连接用端子15之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片40的更高集成化、更高性能化，而且能够确保布局的自由度，能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当的情况。
(第三变形例)
图11是放大作为第一实施方式的第三变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在本例的半导体芯片50中，与第一实施方式中的半导体芯片1同样地形成有第一列2及第二列3。
在半导体芯片50中，在半导体芯片1中的第一列2及第二列3的结构的基础上，在第二列3的第二I/O单元13的区域的上方至少配置用于构成I/O环(ring)的电源线52及接地线53中的一个(在图示的例中为两者)。
电源线52对构成电路形成区域11的各种半导体集成电路等供给电源(VDD)，接地线53提供接地电位(VSS)。
通常认为，只要是配置了第一列2及第二列3的半导体芯片，则电源线及接地线就要设置在例如在第二I/O单元的内侧脱离第二I/O单元的部位。
在本例的半导体芯片50中，在第二列3中，利用相邻的第二I/O单元13的区域来设置电源线52及接地线53，使它们与第二I/O单元13共有占有区域。因此，不需要电源线52及接地线53的专有区域，能够提高布局的自由度，并且能够应对半导体集成电路的更高集成化、更高性能化的要求。
如上述说明，根据本例，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列2和第二列3中相邻的第一外部连接用端子14与第二外部连接用端子15之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片50的更高集成化、更高性能化，而且能够确保布局的自由度，能够防止半导体集成电路的特性恶化及电性检查的精度恶化等的不适当的情况。
(第四变形例)
图12是放大作为第一实施方式的第四变形例的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在本例的半导体芯片60中，与第一实施方式中的半导体芯片1相同样地形成有第一列2及第二列3。
在半导体芯片60中，在半导体芯片1中的第一列2及第二列3的结构的基础上的方式，形成有电性测试专用的测试用垫片61，该测试用垫片61与第一外部连接用端子14连接并向第一列2的外侧(与第一列2相比离划片线SL近的位置)突出。
这种情况下，第一外部连接用端子14及第二外部连接用端子15作为专门的连接焊丝的焊盘来使用。另一方面，电性测试中使用测试用垫片61，探针与测试用垫片61接触。因此，在半导体芯片60中，并不针对第二列3进行电性测试。
一般来说，当将外部连接用端子作为焊接部及被检查部共用时，担心在电性检查时由于探针的接触而对外部连接用端子下的集成电路等带来不良影响。另外，此时，由于探针的接触会使得外部连接用端子的表面受损，在此状态下采用引线接合，有时会产生以下问题：电流密度降低，焊丝的粘接强度降低。
在本例中，严格区别焊接部和被检查部，并且通过将前者作为第一外部连接用端子14，将后者作为测试用垫片61，达到了以下效果：避免在电性检查时因探针接触导致不良影响，从而确保足够的电流密度，提高第一外部连接用端子14及第二外部连接用端子15与焊丝之间的粘接强度。
如上述说明，根据本例，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列2和第二列3中相邻的第一外部连接用端子14与第二外部连接用端子15之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分地确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片60的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当的情况，能够防止由电性检查的探针触碰引起的不适当的情况。
上面说明了第一实施方式的第一变形例～第四变形例，但作为变形例并不仅仅限定于这些。例如，可以将第一变形例～第四变形例进行适当的组合。
具体来说，能够进行如下的各种组合：如图13A所示，将第二变形例和第三变形例进行组合，在半导体芯片40中，在包括功能集合元件51的上方的第二I/O单元13的区域的上方配置电源线52及接地线53，或者如图13B所示，将第二变形例和第四变形例进行组合，在半导体芯片40中，在第二列3的第二I/O单元13的区域埋入形成功能集合元件51，并且配置专用的测试用垫片61。
(第二实施方式)
下面，说明第二实施方式。这些本实施方式中的半导体器件，采用与第一实施方式的半导体器件相同的结构及制造方法制作出来，但与第一实施方式的相异点在于第一列及第二列的排列不同。
另外，在本实施方式中，对于与在第一实施方式中已经进行说明的结构部件等，对同一结构部件标注同一附图标记并省略详细说明。
图14是放大作为第二实施方式的半导体器件的构成要素的半导体芯片的表面的一部分来示出的概略结构的俯视图。
在半导体芯片70中，与第一实施方式中的半导体芯片1同样地，在输入输出电路区域11b配置有第一列71和第二列72，其中，上述第一列71是将多个第一I/O单元12及第一外部连接用端子14并列配置在输入输出电路区域11b的外周(离划片线SL近的位置)而成的列，上述第二列72是将多个第二I/O单元13及第二外部连接用端子15并列配置在第一列71的内侧(离内部电路形成区域11a近的位置)而成的列。
在本实施方式中，将第一外部连接用端子14配置成至少一部分(在图示的例中是全部)位于第一I/O单元12的上方，并且将第二外部连接用端子15配置成至少一部分(图示的例中除了下端部的部分)位于第一I/O单元12的上方。具体来说，所谓的第一外部连接用端子14和第二外部连接用端子15互相对置地并列，形成在对应的第一I/O单元12的上方。这里，第一外部连接用端子14和第二外部连接用端子15，为了不具有互相重叠部位而相距规定距离，并形成在同一层内。
此时，在第一列2及第二列3中，尽可能接近地配置第一外部连接用端子14和第二外部连接用端子15，两者的间距与第一实施方式中的半导体芯片1同样地为如图所示的y1，这里，两者的间距是指，从第一外部连接用端子14的焊丝的连接预定部位到第二外部连接用端子15的焊丝的连接预定部位的间距。
如上述说明，根据本实施方式，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列71和第二列73相邻的第一外部连接用端子14与第二外部连接用端子15之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分确保在电性检查时探针与第一外部连接用端子14及第二外部连接用端子15之间的电连接，并且能够实现半导体芯片60的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当的情况。
上面，说明了第一实施方式及第二实施方式，但作为实施方式并不仅限定于这些。例如，可以在第二实施方式中应用第一实施方式的第一变形例～第四变形例，或适当组合第一变形例～第四变形例来应用于第二实施方式。
工业上的实用性
根据本发明，在将配置了外部连接用端子的I/O单元并列成两列而构成的半导体器件中，尽可能地缩短在第一列和第二列相邻的外部连接用端子之间的距离，从而能够实现高可靠性的半导体器件，该半导体器件能够充分地确保在电性检查时探针与外部连接用端子之间的电连接，并且能够实现半导体器件的更高集成化、更高性能化，而且能够防止半导体集成电路的特性恶化、电性检查的精度恶化等的不适当的情况。

Claims (17)

1.一种半导体器件，其特征在于，包括：
半导体基板，
形成在上述半导体基板的上方的第一列和第二列；
上述第一列，是将多个第一I/O单元和位于上述第一I/O单元上方的多个第一外部连接用端子在表面外周配置成一列而成的列，
上述第二列是将多个第二I/O单元和多个第二外部连接用端子配置成一列而成的列，上述多个第二外部连接用端子与上述第二I/O单元并列，并且没有形成在上述第二I/O单元的上方，
上述第一列和上述第二列并列配置，
各上述第二外部连接用端子配置成至少一部分位于上述第一I/O单元的上方。
2.根据权利要求1记载的半导体器件，其特征在于，
上述第一外部连接用端子和上述第二外部连接用端子形成在同一层内。
3.根据权利要求2记载的半导体器件，其特征在于，
在上述第一列中，在上述第一I/O单元的上方配置有上述第一外部连接用端子。
4.根据权利要求3记载的半导体器件，其特征在于，
上述第二外部连接用端子形成在相邻的两个上述第一I/O单元的边界部位的上方。
5.根据权利要求4记载的半导体器件，其特征在于，
各上述第一外部连接用端子及各上述第二外部连接用端子，分别在不同的部位具有外部连接用的焊接部和电性检查用的被检查部，上述第一列的上述焊接部配置在外侧，上述第二列的上述焊接部配置在内侧。
6.根据权利要求5记载的半导体器件，其特征在于，
功能集合元件配置在上述第二I/O单元之间。
7.根据权利要求6记载的半导体器件，其特征在于，
在上述第二I/O单元的上方配置有电源布线及/或接地布线。
8.根据权利要求7记载的半导体器件，其特征在于，
各上述第一外部连接用端子及各上述第二外部连接用端子分别发挥焊接部的功能，
在上述第一列的外侧配置有测试用垫片，该测试用垫片与上述第一外部连接用端子相连接。
9.一种半导体器件的制造方法，其特征在于，
包括在半导体基板的上方形成第一列和第二列的工序，其中，上述第一列是将多个第一I/O单元和位于上述第一I/O单元上方的多个第一外部连接用端子在表面外周配置成一列而成的列，上述第二列是在上述第一列的内侧将多个第二I/O单元和多个第二外部连接用端子配置成一列而成的列，上述多个第二外部连接用端子与上述第二I/O单元并列，并且没有形成在上述第二I/O单元的上方；
将各上述第二外部连接用端子配置成至少一部分位于上述第一列的第一I/O单元的上方。
10.根据权利要求9记载的半导体器件的制造方法，其特征在于，
将上述第一外部连接用端子和上述第二外部连接用端子形成在同一层内。
11.根据权利要求10记载的半导体器件的制造方法，其特征在于，
在上述第一列中，在上述第一I/O单元的上方配置上述第一外部连接用端子。
12.根据权利要求11记载的半导体器件的制造方法，其特征在于，
在相邻的两个上述第一I/O单元的边界部位的上方形成上述第二外部连接用端子。
13.根据权利要求12记载的半导体器件的制造方法，其特征在于，
在形成上述第一列及上述第二列的工序之后，还包括如下工序：
从上述表面的外侧，将上述第一外部连接用端子及上述第二外部连接用端子交替地与外部端子电连接。
14.根据权利要求13记载的半导体器件的制造方法，其特征在于，
各上述第一外部连接用端子及各上述第二外部连接用端子分别在不同的部位具有外部连接用的焊接部和电性检查用的被检查部，将上述第一列的上述焊接部配置在外侧，将上述第二列的上述焊接部配置在内侧。
15.根据权利要求14记载的半导体器件的制造方法，其特征在于，
将功能集合元件配置在上述第二I/O单元之间。
16.根据权利要求15记载的半导体器件的制造方法，其特征在于，
在上述第二I/O单元的上方配置电源布线及/或接地布线。
17.根据权利要求16记载的半导体器件的制造方法，其特征在于，
各上述第一外部连接用端子及各上述第二外部连接用端子分别发挥焊接部的功能，
在上述第一列的外侧配置测试用垫片，该测试用垫片与上述第一外部连接用端子相连接。
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