JP6767789B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、半導体チップの表面に形成されたソースパッド等の電極パッドは、ボンディングワイヤを介して外部と電気的に接続されている。そのような構成を開示する文献として、たとえば特許文献１が挙げられる。
特開２０１５−９２６０９号公報
通常、半導体装置は製品として出荷される前に、プローブカード等を使用して電気的検査が実施される。プローブカードのプローブを電極パッドに当てて電流を流すことによって、半導体装置の配線に短絡や断線が発生していないかどうか調べられる。
しかしながら、その電気的検査の際に電極パッドの一部がプローブの接触によって隆起したり凹んだりして、パッド表面にプローブ痕が残ることがある。そのため、プローブ痕の上にボンディングワイヤが乗ってしまい、ボンディングワイヤに荷重を均等に加えることができない場合がある。この場合、傾いたボンディングワイヤの接合部によって、電極パッドにクレタリング（えぐれ）が発生したり、ワイヤボンディングの下にクラックが発生したりし、ボンディングワイヤの接合不良を招くおそれがある。
本発明の目的は、ボンディングワイヤ等の接合部材の接合不良を防止することができる半導体装置を提供することである。
本発明の一実施形態に係る半導体装置は、半導体素子と、前記半導体素子の表面に形成された第１ボンディングパッドと、前記半導体素子の表面に前記第１ボンディングパッドから分離して形成され、前記第１ボンディングパッドと視覚的に区別し得るテストパッドと、前記第１ボンディングパッドに接続された外部との電気接続のための第１接合部材とを含む。
この構成によれば、第１ボンディングパッドとテストパッドとが互いに区別し得る態様で形成されているため、第１ボンディングパッドにボンディングワイヤ等の第１接合部材を接続する際に、半導体素子の電気的検査に使用されていないパッドを第１ボンディングパッドとして簡単に特定することができる。これにより、第１ボンディングパッドに第１接合部材を確実に対応させて接続できるので、接合不良を防止することができる。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドおよび前記テストパッドは、同一の表面電極膜を用いて形成されており、前記半導体装置は、前記表面電極膜上に形成され、前記表面電極膜の一部を前記第１ボンディングパッドとして露出させる第１開口と、前記表面電極膜の他の部分を前記テストパッドとして露出させる第２開口とを有する表面絶縁膜を含んでいてもよい。
この構成によれば、表面絶縁膜にパッド開口を形成する従来の工程と同様に表面絶縁膜を選択的に除去（エッチング等）することによって、第１ボンディングパッドおよびテストパッドを同時に形成することができる。しかも、従来からの変更点が、エッチング用マスクのパターン変更程度で済むので、新たな工程を増やす必要もない。
本発明の一実施形態に係る半導体装置では、前記表面電極膜は、Ａｌ、ＣｕおよびＡｕの少なくとも一種を用いて形成されていてもよい。
特にＡｌは軟らかくプローブ等の痕跡が残りやすいので、本発明による効果を強く発現することができる。
本発明の一実施形態に係る半導体装置では、前記テストパッドの表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されていてもよい。
上記したように第１接合部材は第１ボンディングパッドに接続されるので、テストパッドに電気的検査に使用するプローブ等の痕跡が残っていても問題はない。
本発明の一実施形態に係る半導体装置では、前記第１接合部材は、ボンディングワイヤを含んでいてもよく、そのワイヤはＣｕワイヤであってもよい。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドが第１形状を有し、前記テストパッドが前記第１形状とは異なる第２形状を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドおよび前記テストパッドの一方が平面視多角形状に形成され、他方が平面視円形状に形成されていてもよい。
この構成によれば、パッドに角部が有るか無いかを確認することによって、第１ボンディングパッドとテストパッドとを簡単に見分けることができる。これにより、半導体素子の電気的検査工程およびボンディング工程の各工程において、対象となるパッドを簡単に特定することができる。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドおよび前記テストパッドが、互いに大きさが異なる同一形状で形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドおよび前記テストパッドは、行列状に複数配置され、前記第１ボンディングパッドの列と前記テストパッドの列とが、互いに分けて設けられていてもよい。
この構成によれば、半導体素子の電気的検査工程およびボンディング工程の各工程において、対象となるパッドの列を簡単に特定することができる。
本発明の一実施形態に係る半導体装置では、前記第１ボンディングパッドの列と前記テストパッドの列とが、交互に配列されていてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子の表面に前記第１ボンディングパッドから電気的に絶縁されて形成され、第３形状を有するベース領域と、前記第３形状とは大きさが異なる第４形状を有するテスト領域とを一体的に有する第２ボンディングパッドと、前記ベース領域に接続された外部との電気接続のための第２接合部材とを含んでいてもよい。
この構成によれば、第２ボンディングパッドのベース領域とテスト領域とが互いに大きさが異なる形状で形成されているため、ベース領域にボンディングワイヤ等の第２接合部材を接続する際に、半導体素子の電気的検査に使用されていない領域をベース領域として簡単に特定することができる。これにより、第２ボンディングパッドのベース領域に第２接合部材を確実に対応させて接続できるので、接合不良を防止することができる。
この第２ボンディングパッドの構成は、ベース領域とテスト領域とが一体的であるので、小さいスペースでも前記第１ボンディングパッドおよび前記テストパッドの構成と同等の効果を得ることができる。したがって、たとえば接続されるボンディングワイヤの本数が少ないパッドに好適に採用できる。
本発明の一実施形態に係る半導体装置では、前記テスト領域は、前記ベース領域よりも小さい面積を有し、前記ベース領域の周縁から突出した凸領域を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体素子は、ソース、ゲートおよびドレインを含むトランジスタ構造を有し、前記第１ボンディングパッドおよび前記テストパッドは、前記ソースに電気的に接続されており、前記第２ボンディングパッドは、前記ゲートに電気的に接続されていてもよい。
本発明の一実施形態に係る半導体装置では、前記テスト領域の表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されていてもよい。
上記したように第２接合部材は第２ボンディングパッドのベース領域に接続されるので、テスト領域に電気的検査に使用するプローブ等の痕跡が残っていても問題はない。
本発明の一実施形態に係る半導体装置では、前記第２接合部材は、ボンディングワイヤを含んでいてもよく、そのワイヤは、Ａｕワイヤであってもよい。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。 図３は、前記半導体装置の樹脂パッケージの内部構造を示す図である。 図４は、図３のIV-IV線に沿って前記半導体装置を切断したときに現れる断面図である。 図５は、図３のV-V線に沿って前記半導体装置を切断したときに現れる断面図である。 図６は、図３のVI-VI線に沿って前記半導体装置を切断したときに現れる断面図である。 図７は、図３のVII-VII線に沿って前記半導体装置を切断したときに現れる断面図である。 図８は、図３の二点鎖線VIIIで囲まれた部分の拡大図である。 図９は、図３の二点鎖線IXで囲まれた部分の拡大図である。 図１０は、図８のX−X線に沿って前記半導体素子を切断したときに現れる断面図である。 図１１は、図９のXI−XI線に沿って前記半導体素子を切断したときに現れる断面図である。 図１２は、前記半導体装置が組み込まれたインバータ回路図である。 図１３は、ソーステスト用パッドの変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図２は、本発明の一実施形態に係る半導体装置１の模式的な底面図である。図３は、半導体装置１の樹脂パッケージ７の内部構造を示す図である。図４は、図３のIV-IV線に沿って半導体装置１を切断したときに現れる断面図である。図５は、図３のV-V線に沿って半導体装置１を切断したときに現れる断面図である。図６は、図３のVI-VI線に沿って半導体装置１を切断したときに現れる断面図である。図７は、図３のVII-VII線に沿って半導体装置１を切断したときに現れる断面図である。図１〜図７において、ｘ方向、ｙ方向およびｚ方向は、互いに直交する関係にあり、それぞれ、第１方向、第２方向および厚さ方向と称してもよい。
半導体装置１は、複数のリード２，３，４と、半導体素子５と、樹脂パッケージ７とを含む。
半導体装置１の大きさは特に限定されず、この実施形態では、たとえばｘ方向寸法が２．６〜３．６ｍｍ、ｙ方向寸法が２．６ｍｍ〜３．６ｍｍ、ｚ方向寸法が０．７ｍｍ〜１．０ｍｍであってもよい。
複数のリード２，３，４は、半導体素子５を支持するとともに、半導体素子５と導通している。以下の説明では、第１リード２、第２リード３および第３リード４と称し、これらは、それぞれ、ゲート端子、ソース端子およびドレイン端子と称してもよい。
第１リード２、第２リード３および第３リード４は、たとえば、金属板に打ち抜き加工や折り曲げ加工等を施すことによって形成されている。第１リード２、第２リード３および第３リード４は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイ等からなる。第１リード２、第２リード３および第３リード４の厚さは、たとえば０．１ｍｍ〜０．３ｍｍであり、この実施形態では０．２ｍｍ程度であってもよい。
図３に示すように、第１リード２および第２リード３は、ｘ方向に並べられている。第３リード４は、第１リード２および第２リード３に対して、ｙ方向に離間して配置されている。ｚ方向視寸法は、第３リード４が最大であり、第１リード２が最小である。
図３および図４に示すように、第１リード２は、主面２０１および裏面２０２を有する。主面２０１および裏面２０２は、ｚ方向において互いに反対側を向いている。図４に示すように、第１リード２は、第１ワイヤボンディング部２１１、第１端子部２１２および第１屈曲部２１５を有する。第１ワイヤボンディング部２１１は、第１端子部２１２に対してｚ方向において主面２０１が向く側に位置している。また、第１ワイヤボンディング部２１１は、第１端子部２１２に対してｙ方向内方に位置している。この実施形態では、第１ワイヤボンディング部２１１と第１端子部２１２とのｚ方向位置の差は、０．１５ｍｍ程度である。第１屈曲部２１５は、第１ワイヤボンディング部２１１と第１端子部２１２とを繋いでおり、ｘ方向視において屈曲形状である。
第１端子部２１２は、２つの第１先端面２２１および１つの第１凹端面２２２を有する。第１先端面２２１は、ｙ方向外方を向く面である。第１凹端面２２２は、第１先端面２２１に対して、ｚ方向視においてｙ方向内方に凹んだ面である。第１凹端面２２２は、ｘ方向において２つの第１先端面２２１に挟まれている。
図２に示すように、裏面２０２のうち第１端子部２１２に属する部分は、外方裏面実装部２５０を構成している。外方裏面実装部２５０は、樹脂パッケージ７から露出しており、半導体装置１を回路基板に実装する際に、はんだによって接合される部位である。外方裏面実装部２５０は、第１先端面２２１との境界端縁である先端縁２５１と、第１凹端面２２２との境界端縁である凹端縁２５２とを有する。
図３および図４に示すように、第１リード２は、第１凹端側面２２３（図３）および第１貫通孔２３０を有する。第１凹端側面２２３は、ｚ方向視においてｘ方向外方から内方に凹んでいる。第１凹端側面２２３は、ｚ方向視において、第１ワイヤボンディング部２１１および第１屈曲部２１５と重なっている。第１貫通孔２３０は、第１リード２をｚ方向に貫通している。ｚ方向視において第１貫通孔２３０は、第１屈曲部２１５と重なっている。また、第１貫通孔２３０は、ｚ方向視において第１ワイヤボンディング部２１１および第１端子部２１２と重なっている。
主面２０１の一部は、第１主面めっき層（図示せず）によって覆われていてもよい。当該第１主面めっき層は、たとえばＡｇめっき層からなる。この実施形態では、主面２０１のうち第１ワイヤボンディング部２１１および第１屈曲部２１５に属する部分が、第１主面めっき層によって覆われている。
裏面２０２は、第１裏面めっき層（図示せず）によって覆われていてもよい。第１凹端面２２２は、第１側面めっき層（図示せず）によって覆われていてもよい。また、第１側面めっき層は、２つの第１先端面２２１を露出させている。第１裏面めっき層と第１側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第１主面めっき層と第１裏面めっき層および第１側面めっき層とは、互いに異なる材質からなる。第１裏面めっき層および第１側面めっき層は、たとえばＳｎめっき層からなっていてもよい。
図３および図５に示すように、第２リード３は、主面３０１および裏面３０２を有する。主面３０１および裏面３０２は、ｚ方向において互いに反対側を向いている。図５に示すように、第２リード３は、第２ワイヤボンディング部３１１、第２外方端子部３１２、２つの第２内方端子部３１３および３つの第２屈曲部３１５を有する。第２ワイヤボンディング部３１１は、第２外方端子部３１２および２つの第２内方端子部３１３に対してｚ方向において主面３０１が向く側に位置している。また、第２ワイヤボンディング部３１１は、第２外方端子部３１２および２つの第２内方端子部３１３に対してｙ方向内方に位置している。この実施形態では、第２ワイヤボンディング部３１１と第２外方端子部３１２および２つの第２内方端子部３１３とのｚ方向位置の差は、０．１５ｍｍ程度である。３つの第２屈曲部３１５は、第２ワイヤボンディング部３１１と第２外方端子部３１２および２つの第２内方端子部３１３とを各別に繋いでおり、ｘ方向視において屈曲形状である。第２外方端子部３１２は、ｘ方向において最外方に位置する。２つの第２内方端子部３１３は、第２外方端子部３１２に対してｘ方向内方に位置しており、ｘ方向に並んでいる。また、２つの第２内方端子部３１３は、ｘ方向において第１端子部２１２と第２外方端子部３１２とに挟まれている。
第２外方端子部３１２は、２つの第２先端面３２１および１つの第２凹端面３２２を有する。第２先端面３２１は、ｙ方向外方を向く面である。第２凹端面３２２は、第２先端面３２１に対して、ｚ方向視においてｙ方向内方に凹んだ面である。第２凹端面３２２は、ｘ方向において２つの第２先端面３２１に挟まれている。
図２に示すように、裏面３０２のうち第２外方端子部３１２に属する部分は、外方裏面実装部３５０を構成している。外方裏面実装部３５０は、樹脂パッケージ７から露出しており、半導体装置１を回路基板に実装する際に、はんだによって接合される部位である。外方裏面実装部３５０は、第２先端面３２１との境界端縁である第２先端縁３５１と、第２凹端面３２２との境界端縁である第２凹端縁３５２とを有する。
図２に示すように、裏面３０２のうち２つの第２内方端子部３１３に属する部分は、２つの内方裏面実装部３６０を構成している。内方裏面実装部３６０は、樹脂パッケージ７から露出しており、半導体装置１を回路基板に実装する際に、はんだによって接合される部位である。
図３および図５に示すように、第２リード３は、第２凹端側面３２３および第２貫通孔３３０を有する。第２凹端側面３２３は、ｚ方向視においてｘ方向外方から内方に凹んでいる。第２凹端側面３２３は、ｚ方向視において、第２ワイヤボンディング部３１１および第２屈曲部３１５と重なっている。第２貫通孔３３０は、第２リード３をｚ方向に貫通している。ｚ方向視において第２貫通孔３３０は、第２屈曲部３１５と重なっている。また、第２貫通孔３３０は、ｚ方向視において第２ワイヤボンディング部３１１および第２外方端子部３１２と重なっている。
主面３０１の一部は、第２主面めっき層（図示せず）によって覆われていてもよい。当該第２主面めっき層は、たとえばＡｇめっき層からなる。この実施形態では、主面３０１のうち第２ワイヤボンディング部３１１および第２屈曲部３１５に属する部分が、第２主面めっき層によって覆われている。
裏面３０２は、第２裏面めっき層（図示せず）によって覆われていてもよい。第２凹端面３２２は、第２側面めっき層（図示せず）によって覆われていてもよい。また、第２側面めっき層は、２つの第２先端面３２１を露出させている。また、第２側面めっき層は、内方裏面実装部３６０の先端面を露出させている。第２裏面めっき層と第２側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第２主面めっき層と第２裏面めっき層および第２側面めっき層とは、互いに異なる材質からなる。第２裏面めっき層および第２側面めっき層は、たとえばＳｎめっき層からなっていてもよい。
図２に示すように、外方裏面実装部２５０および外方裏面実装部３５０が、ｘ方向両側において最外方に配置されており、２つの内方裏面実装部３６０が、外方裏面実装部２５０および外方裏面実装部３５０の間に配置されている。
外方裏面実装部２５０、外方裏面実装部３５０および内方裏面実装部３６０の寸法および面積の一例を以下に挙げる。
図２に示す外方裏面実装部２５０と外方裏面実装部３５０のｘ方向の寸法Ｌ１が０．７ｍｍ程度、内方裏面実装部３６０のｘ方向の寸法Ｌ２が０．３ｍｍ程度である。外方裏面実装部２５０および内方裏面実装部３６０の間隔と３５０および３６０の間隔とは同じ大きさであり、この寸法Ｓ１は、０．２７ｍｍである。また、２つの内方裏面実装部３６０の間隔である寸法Ｓ２は、０．２７ｍｍであり、寸法Ｓ１と等しい。寸法Ｌ２を１とした場合の寸法Ｌ２の寸法比Ｒ２は、２．３３である。この寸法比Ｒ２は、１．７〜２．５であることが好ましい。この実施形態では、外方裏面実装部２５０、外方裏面実装部３５０および２つの内方裏面実装部３６０のｙ方向寸法は、いずれも同じである。外方裏面実装部２５０および外方裏面実装部３５０は、ｘ方向を長手方向とする長矩形状である。２つの内方裏面実装部３６０は、外方裏面実装部２５０および外方裏面実装部３５０よりも扁平の度合いが小である矩形状である。
外方裏面実装部２５０および外方裏面実装部３５０の面積は等しく、これらの面積Ｅ１は、０．２２２ｍｍ２である。２つの内方裏面実装部３６０の面積Ｅ２は、０．０９６ｍｍ２である。面積Ｅ２を１とした場合の面積Ｅ１の面積比Ｒ１は、２．３１である。この面積比Ｒ１は、１．７〜２．５であることが好ましい。
面積比Ｒ１を１とした場合の寸法比Ｒ２の比Ｒ３は、１．０１である。この比Ｒ３は、０．６８〜１．４７であることが好ましい。
図３〜図７に示すように、第３リード４は、主面４０１および裏面４０２を有する。図４〜図７に示すように、主面４０１および裏面４０２は、ｚ方向において互いに反対側を向く。第３リード４は、素子ボンディング部４１１、複数の端子状延出部４１２および２つの側方延出部４１３を有する。素子ボンディング部４１１は、たとえばｚ方向視矩形状であり、半導体素子５が搭載されている。複数の端子状延出部４１２は、各々が素子ボンディング部４１１からｙ方向に延出し且つｘ方向に配列されている。２つの側方延出部４１３は、素子ボンディング部４１１からｘ方向両側に延出している。
図２に示すように、裏面４０２のうち樹脂パッケージ７から露出する部分が、素子側裏面実装部４５０を構成する。この実施形態では、裏面４０２の全体が、素子側裏面実装部４５０を構成している。素子側裏面実装部４５０は、半導体装置１を回路基板に実装する際にはんだによって接合される部位である。
図１０および図１１に示すように、第３リード４は、裏面側凹部４６１、庇部４６２、および主面側中間端面４６３を有する。
裏面側凹部４６１は、ｚ方向視における第３リード４の端部において裏面４０２からｚ方向に凹んでいる。庇部４６２は、裏面側凹部４６１に対してｚ方向における主面４０１側に繋がり且つｚ方向視において外方に突出する。主面側中間端面４６３は、主面４０１と庇部４６２との間に介在し且つ庇部４６２よりもｚ方向視において内方に位置する。主面側中間端面４６３は、厚さ方向視において裏面側凹部４６１と重なる。
この実施形態では、裏面側凹部４６１、庇部４６２および主面側中間端面４６３は、ｚ方向視において第３リード４の第１リード２および第２リード３側の端縁、ｘ方向両側の端縁およびｙ方向において第１リード２および第２リード３とは反対側の端縁であって複数の端子状延出部４１２の間の部位に設けられている。
図３に示すように、第３リード４は、複数の主面側凹部４７１を有する。主面側凹部４７１は、ｚ方向視において半導体素子５を避けた位置に設けられ且つ主面４０１から厚さ方向に凹んでいる。この実施形態では、複数の主面側凹部４７１は、複数の端子状延出部４１２および２つの側方延出部４１３の根本部分に設けられている。
第３リード４の主面４０１は、第３主面めっき層（図示せず）によって覆われていてもよい。主面４０１のうち複数の端子状延出部４１２に属する部分を除く部分に第３主面めっき層が設けられていてもよい。第３主面めっき層は、たとえばＡｇめっき層からなる。
裏面４０２は、第３裏面めっき層によって覆われていてもよい。第３リード４の側面のうち複数の端子状延出部４１２の先端面および２つの側方延出部４１３の先端面を除く部分は、第３側面めっき層によって覆われていてもよい。第３裏面めっき層と第３側面めっき層とは、同一の材質からなり且つ互いに繋がっている。第３主面めっき層と第３裏面めっき層および第３側面めっき層とは、互いに異なる材質からなる。第３裏面めっき層および第３側面めっき層は、たとえばＳｎめっき層からなっていてもよい。
半導体素子５は、半導体装置１の電気的機能を発揮する要素である。半導体素子５の種類は特に限定されず、図３に示すように、この実施形態では、半導体素子５は、トランジスタとして構成されている。半導体素子５の素子本体５０、第１電極５１、第２電極５２および第３電極５３を有する。
第１電極５１および第２電極５２は、素子本体５０のうち主面３０１と同じ側を向く面に設けられている。第３電極５３は、素子本体５０のうち裏面３０２と同じ側を向く面に設けられている。この実施形態では、第１電極５１は、ゲート電極であり、第２電極５２は、ソース電極であり、第３電極５３は、ドレイン電極である。
半導体装置１は、本発明の第２接合部材の一例としての第１ワイヤ６１および本発明の第１接合部材の一例としての複数の第２ワイヤ６２を有する。第１ワイヤ６１は、第１電極５１と第１リード２の第１ワイヤボンディング部２１１とに接続されている。複数の第２ワイヤ６２は、第２電極５２と第２リード３の第２ワイヤボンディング部３１１とに接続されている。
第３電極５３は、導電性接合材５９を介して第３リード４の素子ボンディング部４１１に搭載されている。より具体的には、導電性接合材５９は、第３電極５３と素子ボンディング部４１１の主面４０１に設けられた第３主面めっき層（図示せず）とを接合している。
樹脂パッケージ７は、第１リード２、第２リード３および第３リード４の一部ずつと、半導体素子５と、第１ワイヤ６１と、複数の第２ワイヤ６２とを覆っている。樹脂パッケージ７は、たとえば黒色のエポキシ樹脂からなる。
図１、図２および図６に示すように、樹脂パッケージ７は、パッケージ主面７１、パッケージ裏面７２およびパッケージ側面７３を有する。パッケージ主面７１とパッケージ裏面７２とは、ｚ方向において反対側を向いている。パッケージ主面７１は、主面２０１、主面３０１および主面４０１と同じ側を向く。パッケージ裏面７２は、裏面２０２、裏面３０２および裏面４０２と同じ側を向く。パッケージ側面７３は、パッケージ主面７１およびパッケージ裏面７２に繋がっており、ｚ方向に対して若干傾斜している。
外方裏面実装部２５０、外方裏面実装部３５０、２つの内方裏面実装部３６０および素子側裏面実装部４５０は、いずれも樹脂パッケージ７から露出している。また、外方裏面実装部２５０、外方裏面実装部３５０、２つの内方裏面実装部３６０および素子側裏面実装部４５０は、樹脂パッケージ７のパッケージ裏面７２と面一である。
次に、図３および図８〜図１１を参照して、半導体素子５の構成についてより具体的に説明する。
図８は、図３の二点鎖線VIIIで囲まれた部分の拡大図である。図９は、図３の二点鎖線IXで囲まれた部分の拡大図である。図１０は、図８のX−X線に沿って半導体素子５を切断したときに現れる断面図である。図１１は、図９のXI−XI線に沿って半導体素子５を切断したときに現れる断面図である。
半導体素子５は、たとえばＳｉ、ＳｉＣ、ＧａＮ等のＭＩＳトランジスタであり、ｎ＋型基板１１と、ｎ−型半導体層１２と、ｐ型ボディ領域１３と、ｎ＋型ソース領域１４と、ｐ＋型ボディコンタクト領域１５と、ゲートトレンチ１６と、ゲート絶縁膜１７と、ゲート電極１８と、層間絶縁膜１９とを含む。
半導体素子５のドレインとしてのｎ＋型基板１１の裏面２２には、裏面メタル４６が形成されている。裏面メタル４６は、前述の第３電極５３を含んでいてもよい。つまり、裏面メタル４６の全部または一部が、前述の第３電極５３であってもよい。
ｎ−型半導体層１２は、ｎ＋型基板１１上に形成されている。ｎ−型半導体層１２の表面部にｐ型ボディ領域１３が形成されており、ｐ型ボディ領域１３の表面部にｎ＋型ソース領域１４が形成されている。ｐ＋型ボディコンタクト領域１５は、ｎ＋型ソース領域１４を貫通してｐ型ボディ領域１３に達している。これにより、ｐ＋型ボディコンタクト領域１５は、ｐ型ボディ領域１３と電気的に接続されている。なお、ｎ−型半導体層１２において、ｐ型ボディ領域１３、ｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５以外のｎ−型の領域は、ｎ−型ドリフト領域２０と称してもよい。
ゲートトレンチ１６は、ｎ−型半導体層１２の表面２１からｎ＋型ソース領域１４およびｐ型ボディ領域１３を貫通してｎ−型ドリフト領域２０に達している。ゲートトレンチ１６は、たとえば平面視格子状、ストライプ状に形成されていてもよい。この実施形態では、ゲートトレンチ１６は格子状に形成されており、図１０および図１１は、それぞれ、格子状のゲートトレンチ１６の縦方向部分の幅方向に沿う断面および長手方向に沿う断面を示している。
ゲート絶縁膜１７は、たとえばＳｉＯ２等の絶縁材料からなり、ゲートトレンチ１６の内面に形成されている。ゲートトレンチ１６においてゲート絶縁膜１７の内側には、ゲート電極１８が埋め込まれている。ゲート電極１８は、たとえばポリシリコン等の導電材料からなる。
層間絶縁膜１９は、たとえばＳｉＯ２等の絶縁材料からなり、ｎ−型半導体層１２の表面２１に形成されている。
層間絶縁膜１９上には、表面電極膜２３が形成されている。表面電極膜２３は、たとえば、Ａｌ、ＣｕおよびＡｕの少なくとも一種を用いて形成されており、これらの金属を含む合金を用いて形成されていてもよい。表面電極膜２３は、互いに分離されたソースメタル２４およびゲートメタル２５を含む。ソースメタル２４およびゲートメタル２５は、それぞれ、前述の第２電極５２および第１電極５１を含んでいてもよい。つまり、ソースメタル２４およびゲートメタル２５の全部または一部が、前述の第２電極５２および第１電極５１であってもよい。
ソースメタル２４は、半導体素子５の表面のほぼ全体に形成されており、たとえば平面視略四角形状に形成されている。ソースメタル２４は、図１０に示すように、層間絶縁膜１９に形成されたコンタクトホール２６を介してｎ＋型ソース領域１４およびｐ＋型ボディコンタクト領域１５に接続されている。
ゲートメタル２５は、ソースメタル２４の一つの角部に配置されたパッド部２７と、パッド部２７から延びるフィンガー部２８とを含む。フィンガー部２８は、ソースメタル２４を取り囲むように延び、さらに、ソースメタル２４の内方領域に向かって複数個所で分岐している。フィンガー部２８は、図１１に示すように、層間絶縁膜１９に形成されたコンタクトホール２９を介してゲート電極１８に接続されている。
表面電極膜２３を覆うように、表面絶縁膜３０が形成されている。表面絶縁膜３０は、たとえばＳｉＮ等の絶縁材料からなる。表面電極膜２３は、図８〜図１１に示すように、ソースメタル２４およびゲートメタル２５を部分的に露出させるパッド開口３１〜３３を有している。具体的には、本発明の第１開口の一例としてのパッド開口３１から、ソースメタル２４の一部が本発明の第１ボンディングパッドの一例としてのソース接続用パッド３４として露出している。また、本発明の第２開口の一例としてのパッド開口３２から、ソースメタル２４の一部が本発明のテストパッドの一例としてのソーステスト用パッド３５として露出している。また、パッド開口３３から、ゲートメタル２５（パッド部２７）の一部が本発明の第２ボンディングパッドの一例としてのゲートパッド３６として露出している。
ソース接続用パッド３４およびソーステスト用パッド３５は、両方ともソースメタル２４の一部からなっていて表面絶縁膜３０の下方で電気的に接続されているが、平面視では互いに分離され、且つ異なる形状を有している。この実施形態では、ソース接続用パッド３４が、本発明の第１形状の一例としての平面視四角形状に形成され、ソーステスト用パッド３５が、本発明の第２形状の一例としての平面視円形状に形成されている。このような形状は、パッド開口３１およびパッド開口３２が四角形や円形となるように表面絶縁膜３０をエッチングすることによって得られる。
また、ソース接続用パッド３４およびソーステスト用パッド３５は、図３に示すように、ソースメタル２４の上面領域において行列状に複数配置されている。この実施形態では、ソース接続用パッド３４の列とソーステスト用パッド３５の列とが、互いに分けて設けられており、それらが交互に配列されている。図３では、紙面左側から、４つのソース接続用パッド３４を一組とするソース接続用パッド３４の列、および４つのソーステスト用パッド３５を一組とするソーステスト用パッド３５の列が交互に配列されている。
そして、ソース接続用パッド３４には、第２ワイヤ６２が接続されている。第２ワイヤ６２としては、ソースに流す電流がゲートに比べて大きいため、電気伝導率が比較的高いＣｕワイヤを用いることが好ましい。ソース接続用パッド３４には、第２ワイヤ６２との接続部の周囲に、ソースメタル２４の一部からなるスプラッシュ部３７が形成されていてもよい。スプラッシュ部３７は、たとえば、第２ワイヤ６２のボンディング時に印加する超音波振動によってソースメタル２４の一部が第２ワイヤ６２のボンディング部の周辺に押し出されて形成されるものである。
一方、ソーステスト用パッド３５には、ワイヤ等の各種接合部材が接続されておらず、完全に露出した状態であってもよい。むろん、半導体素子５に不良が発生しない程度であれば、ソーステスト用パッド３５にワイヤ等の接合部材が接続されていてもよい。また、ソーステスト用パッド３５には、ソースメタル２４の一部からなる隆起部３８と、当該隆起部３８の側方に凹部３９が連続的に形成されていてもよい。隆起部３８および凹部３９は、たとえば半導体素子５の電気的検査の際に形成される。つまり、図１０に示すように、半導体素子５の電気的検査にあたってソーステスト用パッド３５にプローブカードのプローブ４０が当てられて電気が流される。このプローブ４０の接触の痕跡として隆起部３８および凹部３９が残ることになる場合がある。なお、プローブ４０は、半導体素子５の電気的検査に使用されるものであり、検査後に半導体素子５の一部として残るものではない。
ゲートパッド３６は、ベース領域４１と、ベース領域４１とは大きさが異なる形状のテスト領域４２とを一体的に含む。この実施形態では、ベース領域４１が、本発明の第３形状の一例としての平面視四角形状に形成され、テスト領域４２が、ベース領域４１の周縁から突出し、本発明の第４形状の一例として、ベース領域４１よりも面積が小さい平面視四角形状に形成されている。つまり、ゲートパッド３６は、互いに異なる面積の四角形状の領域が二段積み重なった形状を有している。ベース領域４１およびテスト領域４２は、互いに同一形状（この実施形態では四角形状）に形成されている必要はなく、たとえば、平面視四角形状のベース領域４１の周縁から、平面視半円形状のテスト領域４２が突出していてもよいし、平面視円形状のベース領域４１の周縁から、平面視四角形状のテスト領域４２が突出していてもよい。
そして、ベース領域４１には、第１ワイヤ６１が接続されている。第１ワイヤ６１としては、ゲートに流す電流が比較的小さいため、電気伝導率がＣｕワイヤに比べて小さいＡｕワイヤを用いてもよい。ベース領域４１には、第１ワイヤ６１との接続部の周囲に、ゲートメタル２５の一部からなるスプラッシュ部４３が形成されていてもよい。スプラッシュ部４３は、たとえば、第１ワイヤ６１のボンディング時に印加する超音波振動によってゲートメタル２５の一部が第１ワイヤ６１のボンディング部の周辺に押し出されて形成されるものである。
一方、テスト領域４２には、ワイヤ等の各種接合部材が接続されておらず、完全に露出した状態であってもよい。むろん、半導体素子５に不良が発生しない程度であれば、テスト領域４２にワイヤ等の接合部材が接続されていてもよい。また、テスト領域４２には、ゲートメタル２５の一部からなる隆起部４４と、当該隆起部４４の側方に凹部４５が連続的に形成されていてもよい。隆起部４４および凹部４５の発生原理は、前述のソーステスト用パッド３５の隆起部３８および凹部３９の発生原理と同様である。
以上、半導体装置１によれば、ソース接続用パッド３４とソーステスト用パッド３５とが互いに異なる形状で形成されている。そのため、ソース接続用パッド３４に第２ワイヤ６２を接続する際に、半導体素子５の電気的検査に使用されておらず隆起部３８や凹部３９等の凹凸がない滑らかな表面を有するパッドを、ソース接続用パッド３４として簡単に特定することができる。しかも、ソース接続用パッド３４が四角形であり、ソーステスト用パッド３５が円形であるため、パッドに角部が有るか無いかを確認するだけで、ソース接続用パッド３４とソーステスト用パッド３５とを簡単に見分けることができる。たとえば、半導体素子５の電気的検査工程およびボンディング工程の各工程前に、カメラ等で半導体素子５の上面を見ることによって、簡単に見分けることができる。これにより、半導体素子５の電気的検査工程およびボンディング工程の各工程において、対象となるパッドを簡単に特定することができる。その結果、ボンディング工程においてはソース接続用パッド３４の位置を座標決めして特定しておけば、第２ワイヤ６２を確実に対応させて接続できるので、ワイヤの接合不良を防止することができる。
さらに、ソース接続用パッド３４とソーステスト用パッド３５を、表面絶縁膜３０を選択的に除去（エッチング等）することによって同時に形成することができ、従来からの変更点が、エッチング用マスクのパターン変更程度で済むので、新たな工程を増やす必要もない。
一方、ゲートパッド３６においては、ベース領域４１とテスト領域４２とが互いに異なる大きさで形成されている。そのため、ベース領域４１に第１ワイヤ６１を接続する際に、半導体素子５の電気的検査に使用されておらず隆起部４４や凹部４５等の凹凸がない滑らかな表面を有する領域を、ベース領域４１として簡単に特定することができる。これにより、ベース領域４１に第１ワイヤ６１を確実に対応させて接続できるので、ワイヤの接合不良を防止することができる。
また、ゲートパッド３６の構成は、ベース領域４１とテスト領域４２とが一体的であるので、小さいスペースでもソース接続用パッド３４およびソーステスト用パッド３５の構成と同等の効果を得ることができる。したがって、接続されるボンディングワイヤの本数が少ないゲートメタル２５に好適に採用できる。一方、ソースメタル２４については、接続されるボンディングワイヤの本数が多いため、ソース接続用パッド３４およびソーステスト用パッド３５のように互いに分離している方がよい。
なお、ゲートパッド３６のテスト領域４２は、省スペース化の観点から比較的小さく形成され、半導体素子５の電気的検査時にプローブの位置決めをすることが難しい場合がある。このような場合、ソース・ゲートの電気的特性を一括して検査できる複数のプローブを有するプローブカードを用いれば、位置決めの問題を解決できる。つまり、プローブカードにおいてソース用プローブに対するゲート用プローブの相対位置を固定しておけば、当該プローブカードのソース用プローブをソーステスト用パッド３５に当てたときに、必然的に、ゲート用プローブがゲートパッド３６のテスト領域４２に接触するようにできる。
そして、半導体装置１は、たとえば、図２に示すようなインバータ回路に組み込んで使用することができる。図２は、半導体装置１が組み込まれたインバータ回路図である。
インバータ回路１０１は、負荷の一例としての三相モータ１０２に接続される三相インバータ回路である。インバータ回路１０１は、直流電源１０３およびスイッチ部１０４を含む。
直流電源１０３は、この実施形態では、たとえば、７００Ｖである。直流電源１０３には、その高圧側に高圧側配線１０５が接続され、その低圧側に低圧側配線１０６が接続されている。
スイッチ部１０４は、三相モータ１０２のＵ相１０２Ｕ、Ｖ相１０２ＶおよびＷ相１０２Ｗのそれぞれの相に対応する３つのアーム１０７〜１０９を備えている。
アーム１０７〜１０９は、高圧側配線１０５と低圧側配線１０６との間に並列に接続されている。アーム１０７〜１０９は、それぞれ高圧側のハイサイドトランジスタ（半導体装置１）１１０Ｈ〜１１２Ｈと、低圧側のローサイドトランジスタ（半導体装置１）１１０Ｌ〜１１２Ｌとを備えている。各トランジスタ１１０Ｈ〜１１２Ｈおよび１１０Ｌ〜１１２Ｌには、それぞれ回生ダイオード１１３Ｈ〜１１５Ｈおよび１１３Ｌ〜１１５Ｌが、低圧側から高圧側に順方向電流が流れるような向きで並列に接続されている。
各トランジスタ１１０Ｈ〜１１２Ｈおよび１１０Ｌ〜１１２Ｌのゲートには、それぞれハイサイドゲートドライバ１１６Ｈ〜１１８Ｈおよびローサイドゲートドライバ１１６Ｌ〜１１８Ｌが接続されている。
インバータ回路１０１では、各アーム１０７〜１０９のハイサイドトランジスタ１１０Ｈ〜１１２Ｈおよびローサイドトランジスタ１１０Ｌ〜１１２Ｌのオン／オフ制御を交互に切り替えることによって、つまり、一方のトランジスタがスイッチオンで、他方のトランジスタがスイッチオフである状態を交互に切り替えることによって、三相モータ１０２に交流電流を流すことができる。一方、両方のトランジスタをスイッチオフの状態にすることによって、三相モータ１０２への通電を停止することができる。このようにして、三相モータ１０２のスイッチング動作を行う。
以上、本発明の一実施形態を説明したが、本発明は他の形態で実施することもできる。
たとえば、前述の実施形態では、平面視四角形状のソース接続用パッド３４と区別するため、ソーステスト用パッド３５を、ソース接続用パッド３４とは異なる形状である平面視円形状とした。しかしながら、これらのパッド３４，３５は、互いに区別できれば、同一形状であってもよい。たとえば、図１３に示すように、ソーステスト用パッド３５を平面視四角形状で形成するが、ソース接続用パッド３４と異なる大きさにすることによって、ソース接続用パッド３４とソーステスト用パッド３５とを区別してもよい。なお、図１３では、ソーステスト用パッド３５がソース接続用パッド３４よりも小さく形成されているが、むろん、ソーステスト用パッド３５がソース接続用パッド３４よりも大きくてもよい。また、これらのパッド３４，３５が平面視円形状や、四角形以外の平面視多角形状であってもよい。
また、前述の実施形態では、ソース接続用パッド３４およびゲートパッド３６に接続される接合部材としてボンディングワイヤを例示したが、当該接合部材は、たとえば、ボンディングプレート、ボンディングリボン等であってもよい。
また、前述の実施形態では、ソース接続用パッド３４およびソーステスト用パッド３５の形状の一例として、四角形および円形の場合を取り上げたが、これらのパッド３４はそれ以外の形状であってもよい。たとえば、ソース接続用パッド３４が三角形であり、ソーステスト用パッド３５が五角形であってもよく、ソース接続用パッド３４が円形であり、ソーステスト用パッド３５が六角形であってもよい。
また、前述の実施形態では、半導体素子５の素子構造としてＭＩＳトランジスタ構造を例示したが、当該素子構造は、たとえば、ＩＧＢＴ構造、ＪＦＥＴ構造等であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
５ 半導体素子
１１ ｎ＋型基板
１２ ｎ−型半導体層
１３ ｐ型ボディ領域
１４ ｎ＋型ソース領域
１５ ｐ＋型ボディコンタクト領域
１６ ゲートトレンチ
１７ ゲート絶縁膜
１８ ゲート電極
２０ ｎ−型ドリフト領域
２３ 表面電極膜
２４ ソースメタル
２５ ゲートメタル
３０ 表面絶縁膜
３１ パッド開口
３２ パッド開口
３４ ソース接続用パッド
３５ ソーステスト用パッド
３６ ゲートパッド
３８ 隆起部
３９ 凹部
４１ ベース領域
４２ テスト領域
４４ 隆起部
４５ 凹部
４６ 裏面メタル（ドレイン）
６１ 第１ワイヤ
６２ 第２ワイヤ

Claims (15)

  1. 素子構造が形成された半導体素子と、
    前記半導体素子の表面に形成された第１ボンディングパッドと、
    前記半導体素子の表面に前記第１ボンディングパッドから分離して形成され、前記第１ボンディングパッドと視覚的に区別し得るテストパッドと、
    前記第１ボンディングパッドに接続された外部との電気接続のための第１接合部材と、
    前記半導体素子の表面に前記第１ボンディングパッドから電気的に絶縁されて形成され、第３形状を有するベース領域と、前記第３形状とは大きさが異なる第４形状を有するテスト領域とを一体的に有する第２ボンディングパッドと、
    前記ベース領域に接続された外部との電気接続のための第２接合部材とを含み、
    前記第１ボンディングパッドおよび前記テストパッドは、前記素子構造上において行列状に複数配置され、
    前記第１ボンディングパッドの列と前記テストパッドの列とが、互いに分けて設けられている、半導体装置。
  2. 前記第１ボンディングパッドおよび前記テストパッドは、同一の表面電極膜を用いて形成されており、
    前記半導体装置は、前記表面電極膜上に形成され、前記表面電極膜の一部を前記第１ボンディングパッドとして露出させる第１開口と、前記表面電極膜の他の部分を前記テストパッドとして露出させる第２開口とを有する表面絶縁膜を含む、請求項１に記載の半導体装置。
  3. 前記表面電極膜は、Ａｌ、ＣｕおよびＡｕの少なくとも一種を用いて形成されている、請求項２に記載の半導体装置。
  4. 前記テストパッドの表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記第１接合部材は、ボンディングワイヤを含む、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第１接合部材は、Ｃｕワイヤを含む、請求項５に記載の半導体装置。
  7. 前記第１ボンディングパッドが第１形状を有し、前記テストパッドが前記第１形状とは異なる第２形状を有している、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記第１ボンディングパッドおよび前記テストパッドの一方が平面視多角形状に形成され、他方が平面視円形状に形成されている、請求項７に記載の半導体装置。
  9. 前記第１ボンディングパッドおよび前記テストパッドが、互いに大きさが異なる同一形状で形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  10. 前記第１ボンディングパッドの列と前記テストパッドの列とが、交互に配列されている、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記テスト領域は、前記ベース領域よりも小さい面積を有し、前記ベース領域の周縁から突出した凸領域を含む、請求項１〜１０のいずれか一項に記載の半導体装置。
  12. 前記半導体素子は、ソース、ゲートおよびドレインを含むトランジスタ構造を有し、
    前記第１ボンディングパッドおよび前記テストパッドは、前記ソースに電気的に接続されており、
    前記第２ボンディングパッドは、前記ゲートに電気的に接続されている、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記テスト領域の表面に、前記半導体素子の電気的検査を行った後の痕跡が形成されている、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記第２接合部材は、ボンディングワイヤを含む、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第２接合部材は、Ａｕワイヤを含む、請求項１４に記載の半導体装置。
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