JP2007087975A - 半導体装置 - Google Patents
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Abstract
【課題】電極パッド下に素子を配置し、その素子の2つの電極を少なくとも2つの電極パッドに引き出し、かつ、その素子の2つの電極間の短絡を防止する。
【解決手段】第1電極としてのソース7sと第2電極としてのドレイン7dを備えたドライバートランジスタと、ソース7sと接続されている電極パッド23sと、ドレイン7dと接続されている電極パッド23dを備えている。電極パッド23s,23dはドライバートランジスタ形成領域5に配置されている。電極パッド23s,23dよりも1層下のメタル配線層であって電極パッド23sに接続されているメタル配線層17s−3及び電極パッド23dに接続されているメタル配線層17d−3に関して、電極パッド23s下にはメタル配線層17s−3のみが形成され、電極パッド23d下にはメタル配線層17d−3のみが形成されている。
【選択図】図1
【解決手段】第1電極としてのソース7sと第2電極としてのドレイン7dを備えたドライバートランジスタと、ソース7sと接続されている電極パッド23sと、ドレイン7dと接続されている電極パッド23dを備えている。電極パッド23s,23dはドライバートランジスタ形成領域5に配置されている。電極パッド23s,23dよりも1層下のメタル配線層であって電極パッド23sに接続されているメタル配線層17s−3及び電極パッド23dに接続されているメタル配線層17d−3に関して、電極パッド23s下にはメタル配線層17s−3のみが形成され、電極パッド23d下にはメタル配線層17d−3のみが形成されている。
【選択図】図1
Description
本発明は、電極パッドを備えた半導体装置に関するものである。
本願特許請求の範囲及び本明細書において、電極パッドとは、電極パッド用のメタル配線層のうち、そのメタル配線層上に形成された絶縁膜に形成されたパッド開口部で露出している領域をいう。電極パッドには、半導体装置を外部と電気的接続するためにボンディングワイヤや半田バンプなどの端子や、半導体装置の試験を行なうためのテスト端子などが接触される。
本願特許請求の範囲及び本明細書において、電極パッドとは、電極パッド用のメタル配線層のうち、そのメタル配線層上に形成された絶縁膜に形成されたパッド開口部で露出している領域をいう。電極パッドには、半導体装置を外部と電気的接続するためにボンディングワイヤや半田バンプなどの端子や、半導体装置の試験を行なうためのテスト端子などが接触される。
電極パッドを備えた半導体装置において、電極パッドの下には何もデバイスを配置しないのが一般的である。
図10に従来の電極パッド近傍の概略構成図を示す。図10(A)は平面図、(B)は(A)のA−A位置での断面図である。
半導体基板1上に層間絶縁膜13が形成されている。層間絶縁膜13上に金属材料からなるメタル配線層17が形成されている。メタル配線層17の形成領域を含んで層間絶縁膜13上に最終保護膜19が形成されている。最終保護膜19は電極パッド23となる領域のメタル配線層17上にパッド開口部21を備えている。電極パッド23には、パッド開口部21を介してボンディングワイヤや半田バンプなどの端子が接続される。
図10に従来の電極パッド近傍の概略構成図を示す。図10(A)は平面図、(B)は(A)のA−A位置での断面図である。
半導体基板1上に層間絶縁膜13が形成されている。層間絶縁膜13上に金属材料からなるメタル配線層17が形成されている。メタル配線層17の形成領域を含んで層間絶縁膜13上に最終保護膜19が形成されている。最終保護膜19は電極パッド23となる領域のメタル配線層17上にパッド開口部21を備えている。電極パッド23には、パッド開口部21を介してボンディングワイヤや半田バンプなどの端子が接続される。
図10では、1層メタル配線層構造をもつ半導体装置を例に挙げているが、2層以上の多層メタル配線層構造をもつ半導体装置にも電極パッドは配置される。
図11に、例えば4層メタル配線層構造の場合を示す。図11(A),(B),(C)はそれぞれ異なる従来技術を示す断面図である。
図11に、例えば4層メタル配線層構造の場合を示す。図11(A),(B),(C)はそれぞれ異なる従来技術を示す断面図である。
図11(A)において、符号17−1,17−2,17−3,17−4はそれぞれ1層目メタル配線層、2層目メタル配線層、3層目メタル配線層、4層目メタル配線層であり、4層目メタル配線層17−4が電極パッド23を構成する。符号13−1,13−2,13−3,13−4はそれぞれBPSG(boro-phospho silicate glass)膜、1層目層間絶縁膜、2層目層間絶縁膜、3層目層間絶縁膜である。3層目層間絶縁膜13−4上に最終保護膜19が形成されている。最終保護膜19は電極パッド23上にパッド開口部21を備えている。層間絶縁膜13−2,13−3,13−4には上下のメタル配線層を接続するスルーホール15−2,15−3,15−4が設けられている。
また、一般に最上層のメタル配線層17−4が電極パッド23として用いられるので、(B)に示すように、電極パッド23の下に1層目メタル配線層、2層目メタル配線層、3層目メタル配線層が形成されていなくても動作的には問題ない。
また、(C)に示すように、(A)と比べてスルーホール15−2,15−3,15−4を備えていなくても問題ない。
また、一般に最上層のメタル配線層17−4が電極パッド23として用いられるので、(B)に示すように、電極パッド23の下に1層目メタル配線層、2層目メタル配線層、3層目メタル配線層が形成されていなくても動作的には問題ない。
また、(C)に示すように、(A)と比べてスルーホール15−2,15−3,15−4を備えていなくても問題ない。
ところで、電極パッドの下にはデバイスを配置しないのが一般的であるが、電極パッドの下にデバイスを配置した従来技術がある(例えば特許文献1、特許文献2及び特許文献3を参照。)
特許文献1では、電極パッドの下に入力保護素子であるダイオードを配置している。さらに、電極パッドに加えられる衝撃がダイオードに加わらないように、ダイオードは電極パッドの四隅に配置することを提案している。
特許文献2では、電極パッドの表面に凹凸をつけることで電極パッドに加わる応力を分散し、電極パッド直下のデバイスへの応力を緩和することを提案している。
特許文献3では、電極パッドの下に入力保護素子を配置している。
特許文献1では、電極パッドの下に入力保護素子であるダイオードを配置している。さらに、電極パッドに加えられる衝撃がダイオードに加わらないように、ダイオードは電極パッドの四隅に配置することを提案している。
特許文献2では、電極パッドの表面に凹凸をつけることで電極パッドに加わる応力を分散し、電極パッド直下のデバイスへの応力を緩和することを提案している。
特許文献3では、電極パッドの下に入力保護素子を配置している。
また、半導体装置の製造工程において、電極パッドを形成した後、プローブカードを用いたテスト選別、すなわちウエハテスト工程を実施する。図12はウエハテストを説明するための図であり、(A)は半導体装置全体の平面図、(B)及び(C)は1つの電極パッド近傍を示す断面図であり、(B)は金属探針を接触させる前の状態、(C)は金属探針を接触させた後の状態を示す。
図12(A)に示すように、ウエハテスト工程では、半導体装置25に形成された電極パッド23に金属探針27を接触させてウエハテストを行なう。(B)に示すように、電極パッド23上に金属探針27を配置した後、(C)に示すように電極パッド23上に金属探針27を接触させる。このとき、電極パッド23と金属探針27の電気的接続をより確実なものにするために、金属探針27は電極パッド23の表面高さ位置より例えば50μm(マイクロメートル)から100μm程度深めに(電極パッド23に突き刺さる方向に)押し込まれる。また、時間あたりのテスト数をなるべく増やすために、金属探針27の移動は高速度で行なわれる。したがって、金属探針27は電極パッド23に高速度に衝突する。
電極パッド23に金属探針27が接触されるときの衝撃に起因して、電極パッド23の下にある層間絶縁膜13に「ひび割れ」が生じることが発明者の調査で判明した。
図13は金属探針が接触された後の状態の断面を示す顕微鏡写真である。
この評価サンプルは4層メタル配線層構造で形成されており、符号17−1、17−2、17−3、17−4はそれぞれ1層目メタル配線層、2層目メタル配線層、3層目メタル配線層、4層目メタル配線層である。4層目メタル配線層17−4は電極パッド23を構成している。
図13は金属探針が接触された後の状態の断面を示す顕微鏡写真である。
この評価サンプルは4層メタル配線層構造で形成されており、符号17−1、17−2、17−3、17−4はそれぞれ1層目メタル配線層、2層目メタル配線層、3層目メタル配線層、4層目メタル配線層である。4層目メタル配線層17−4は電極パッド23を構成している。
図13において、電極パッド23、3層目メタル配線層17−3間の3層目層間絶縁膜13−4の電極パッド23下にひび割れ29を確認できる。ひび割れ29は3層目層間絶縁膜13−4の上面から底面まで貫通しており、ひび割れ29によって電極パッド23と3層目メタル配線層17−3が電気的に短絡している状態になっていることも確認できた。
このことは電極パッド23の下にデバイスを配置した場合、ウエハテスト時に電極パッド23に加わる衝撃で電極パッド23とその1層下のメタル配線層(3層目メタル配線層17−3)が電気的に短絡してしまい、正常動作しなくなることを意味している。つまり電極パッドの下に素子を配置するためには、この「ひび割れ」によるメタル配線層間の短絡不良を何らかの手法で回避する必要がある。
このことは電極パッド23の下にデバイスを配置した場合、ウエハテスト時に電極パッド23に加わる衝撃で電極パッド23とその1層下のメタル配線層(3層目メタル配線層17−3)が電気的に短絡してしまい、正常動作しなくなることを意味している。つまり電極パッドの下に素子を配置するためには、この「ひび割れ」によるメタル配線層間の短絡不良を何らかの手法で回避する必要がある。
ところで、半導体装置に搭載されるデバイスとしてドライバートランジスタがある。ここではドライバートランジスタの語は「次段の素子を駆動するためのチャネル幅が比較的大きいトランジスタ」という意味で用いている。ドライバートランジスタの一例として携帯電話で多用されている充電回路を用いて説明する。
図14は充電機器の概略回路図である。充電池31が充電スイッチ33を介して電源35(家庭用ACコンセントに相当)に接続されている。(A)は充電実施前を表しており、トランジスタ37はOFF状態である。充電を行なうためにはトランジスタ37をON状態にする。すると電極パッド23を介して接続されている充電スイッチ33がON状態になり、電源35から電流Aが充電池に流れ込み充電が行われる((B)を参照。)。
この回路ではトランジスタ37がドライバートランジスタを構成する。すなわちトランジスタ37が次段の素子である充電スイッチ33を駆動している。また、電流Aが大きければ大きいほど短時間で充電が完了するため、それを駆動するトランジスタ37の電流Bも大きいことが要求される。トランジスタを流れる電流はそのチャネル幅に比例するので、ドライバートランジスタとしてのトランジスタ37のチャネル幅は大きい値で設計される。
次にドライバートランジスタのレイアウトについて説明する。図15は一般的なドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図であり、(A)は平面図、(B)は概略的に示す平面図、(C)は(B)のB−B位置での断面図である。
シリコン基板1上にドライバートランジスタ形成領域5を画定するためのLOCOS酸化膜3が形成されている。ドライバートランジスタ形成領域5のシリコン基板1にN型不純物拡散層からなるソース7sとドレイン7dが形成されている。ソース7sとドレイン7dは短手方向に互いに間隔をもって交互に配置されている。
ソース7s、ドレイン7d間のシリコン基板1上にゲート酸化膜9を介してポリシリコンからなるゲート電極11が形成されている。ゲート電極11は複数のソース7s、ドレイン7d間の領域にそれぞれ形成されている。(B)及び(C)ではゲート電極11が4本の場合を示しているが、チャネル幅を大きく設計する都合からゲート電極11は数十本以上用いられるのが一般的である。
ソース7s、ドレイン7d及びゲート電極11の形成領域を含んでシリコン基板1上全面に層間絶縁膜13((A)及び(B)での図示は省略)が形成されている。ソース7s上の層間絶縁膜13にコンタクトホール15sが形成されている。ドレイン7d上の層間絶縁膜13にコンタクトホール15dが形成されている。図示しない領域でゲート電極11上の層間絶縁膜13にコンタクトホールが形成されている。
ソース7s上のコンタクトホール15sの形成領域を含んで層間絶縁膜13上に櫛歯状のメタル配線層17sが形成されている。複数のソース7sはコンタクトホール15s及びメタル配線層17sを介して電気的に接続されている。メタル配線層17sはドライバートランジスタ形成領域の近傍に設けられた電極パッド形成領域の層間絶縁膜13上に形成されている電極パッド23sに接続されている。
ドレイン7d上のコンタクトホール15dの形成領域を含んで層間絶縁膜13上に櫛歯状のメタル配線層17dが形成されている。複数のドレイン7dはコンタクトホール15d及びメタル配線層17dを介して電気的に接続されている。メタル配線層17dは電極パッド形成領域の層間絶縁膜13上に形成されている電極パッド23dに接続されている。
ドレイン7d上のコンタクトホール15dの形成領域を含んで層間絶縁膜13上に櫛歯状のメタル配線層17dが形成されている。複数のドレイン7dはコンタクトホール15d及びメタル配線層17dを介して電気的に接続されている。メタル配線層17dは電極パッド形成領域の層間絶縁膜13上に形成されている電極パッド23dに接続されている。
図示しない領域でゲート電極11上のコンタクトホールの形成領域を含んでメタル配線層が形成されている。複数のゲート電極11は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
層間絶縁膜13上に最終保護膜19が形成されている。最終保護膜19は電極パッド23s,23d上にパッド開口部21s,21dを備えている。
図15では1層メタル配線層構造のものを例に挙げているが、現在は2層以上の多層配線化が主流である。
層間絶縁膜13上に最終保護膜19が形成されている。最終保護膜19は電極パッド23s,23d上にパッド開口部21s,21dを備えている。
図15では1層メタル配線層構造のものを例に挙げているが、現在は2層以上の多層配線化が主流である。
図15に示したように、ゲート電極11の両側にソース7sとドレイン7dが交互に配置されているのがドライバートランジスタの特徴である。ドライバートランジスタがオンすると、図15(C)に示すように矢印の向きに電流が流れる。つまり1つのソース7s及びドレイン7dが両側のゲート電極11に対して機能することになり、小面積で大電流を流すレイアウトが可能となる。
図16、図17及び図18は4層メタル配線層構造の半導体装置のドライバートランジスタ形成領域を電極パッド形成領域も含めて示す図である。図16で(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図17で(A)は1層目メタル配線層の平面図、(B)は2層目メタル配線層の平面図である。図18で(A)は3層目メタル配線層の平面図、(B)は4層目メタル配線層の平面図である。
シリコン基板1上にLOCOS酸化膜3が形成されている。ドライバートランジスタ形成領域5のシリコン基板1にソース7sとドレイン7dが互いに間隔をもって交互に配置されている。
ソース7s、ドレイン7d間のシリコン基板1上にゲート酸化膜9を介してポリシリコンからなるゲート電極11が形成されている。
ソース7s、ドレイン7d間のシリコン基板1上にゲート酸化膜9を介してポリシリコンからなるゲート電極11が形成されている。
ソース7s、ドレイン7d及びゲート電極11の形成領域を含んでシリコン基板1上全面にBPSG膜13−1が形成されている。ソース7s上のBPSG膜13−1にコンタクトホール15s−1が形成されている。ドレイン7d上のBPSG膜13−1にコンタクトホール15d−1が形成されている。図示しない領域でゲート電極11上の層間絶縁膜13にコンタクトホールが形成されている。
ソース7s上のコンタクトホール15s−1の形成領域を含んでBPSG膜13−1上に1層目メタル配線層17s−1が形成されている。ドレイン7d上のコンタクトホール15d−1の形成領域を含んでBPSG膜13−1上に1層目メタル配線層17d−1が形成されている。図示しない領域でゲート電極11上のコンタクトホールの形成領域を含んでBPSG膜13−1上にメタル配線層が形成されている。
1層目メタル配線層17s−1,17d−1の形成領域を含んでBPSG膜13−1上に1層目層間絶縁膜13−2が形成されている。1層目メタル配線層17s−1上の1層目層間絶縁膜13−2にスルーホール15s−2が形成されている。1層目メタル配線層17d−1上の1層目層間絶縁膜13−2にスルーホール15d−2が形成されている。
1層目メタル配線層17s−1上のスルーホール15s−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目メタル配線層17s−2が形成されている。1層目メタル配線層17d−1上のスルーホール15d−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目メタル配線層17d−2が形成されている。
2層目メタル配線層17s−2,17d−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目層間絶縁膜13−3が形成されている。2層目メタル配線層17s−2上の2層目層間絶縁膜13−3にスルーホール15s−3が形成されている。2層目メタル配線層17d−2上の2層目層間絶縁膜13−3にスルーホール15d−3が形成されている。
2層目メタル配線層17s−2上のスルーホール15s−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目メタル配線層17s−3が形成されている。2層目メタル配線層17d−2上のスルーホール15d−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目メタル配線層17d−3が形成されている。
3層目メタル配線層17s−3,17d−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目層間絶縁膜13−4が形成されている。3層目メタル配線層17s−3上の3層目層間絶縁膜13−4にスルーホール15s−4が形成されている。3層目メタル配線層17d−3上の3層目層間絶縁膜13−4にスルーホール15d−4が形成されている。
3層目メタル配線層17s−3上のスルーホール15s−4の形成領域を含んで3層目層間絶縁膜13−4上に4層目メタル配線層17s−4が形成されている。4層目メタル配線層17s−4はドライバートランジスタ形成領域から電極パッド形成領域にわたって形成されている。4層目メタル配線層17s−4は複数の3層目メタル配線層17s−3の形成領域にわたって形成されており、スルーホール15s−4を介して複数の3層目メタル配線層17s−3と電気的に接続されている。
3層目メタル配線層17d−3上のスルーホール15d−4の形成領域を含んで3層目層間絶縁膜13−4上に4層目メタル配線層17d−4が形成されている。4層目メタル配線層17d−4は、4層目メタル配線層17s−4とは異なる領域で、ドライバートランジスタ形成領域から電極パッド形成領域にわたって形成されている。4層目メタル配線層17d−4は複数の3層目メタル配線層17d−3の形成領域にわたって形成されており、スルーホール15d−4を介して複数の3層目メタル配線層17d−3と電気的に接続されている。
4層目メタル配線層17s−4,17d−4の形成領域を含んで3層目層間絶縁膜13−4上に最終保護膜19が形成されている。電極パッド形成領域で4層目メタル配線層17s−4上の最終保護膜19にパッド開口部21sが形成されている。電極パッド形成領域で4層目メタル配線層17d−4上の最終保護膜19にパッド開口部21dが形成されている。パッド開口部21s,21dの形成領域の4層目メタル配線層17s−4,17d−4は電極パッド23s,23dを構成する。
電極パッド23sは、4層目メタル配線層17s−4、スルーホール15s−4、3層目メタル配線層17s−3、スルーホール15s−3、2層目メタル配線層17s−2、スルーホール15s−2、1層目メタル配線層17s−1及びコンタクトホール15s−1を介してソース7sと電気的に接続されている。
電極パッド23dは、4層目メタル配線層17d−4、スルーホール15d−4、3層目メタル配線層17d−3、スルーホール15d−3、2層目メタル配線層17d−2、スルーホール15d−2、1層目メタル配線層17d−1及びコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
電極パッド23dは、4層目メタル配線層17d−4、スルーホール15d−4、3層目メタル配線層17d−3、スルーホール15d−3、2層目メタル配線層17d−2、スルーホール15d−2、1層目メタル配線層17d−1及びコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
このように複数のメタル配線層を多段階に積み重ね、複数のスルーホール及びコンタクトホールで接続する目的は、ドライバートランジスタが大電流を流す目的で設計されており、ソース7s側及びドレイン7d側の電流経路の抵抗成分をできるだけ低減した方が有利なことに起因している。
また、1層目メタル配線層17s−1,17d−1、2層目メタル配線層17s−2,17d−2、3層目メタル配線層17s−3,17d−3が線状の繰り返しパターンであるのに対して、4層目メタル配線層17s−4,17d−4は大面積の矩形状パターンとなっている。これは1層目、2層目、3層目メタル配線層17s−1,17d−1,17s−2,17d−2,17s−3,17d−3を流れた電流が全て4層目メタル配線層17s−4,17d−4に集中するので、大電流を流せるように4層目メタル配線層17s−4,17d−4の配線幅を太く設計することに起因している。
また、4層目メタル配線層17s−4,17d−4は、ソース側の複数のメタル配線層17s−1,17s−2,17s−3とドレイン側の複数のメタル配線層17d−1,17d−2,17d−3を横断して形成されている。したがって、ソース側の4層目メタル配線層17s−4の下においてドレイン側の3層目メタル配線層17d−3上にはスルーホールは形成されていない。同様に、ドレイン側の4層目メタル配線層17d−4の下においてソース側の3層目メタル配線層17s−3上にはスルーホールは形成されていない。
このようなドライバートランジスタを電極パッドの直下領域に配置した場合の問題点について説明する。
図19では、電極パッド23s,23dがドライバートランジスタの上に配置されている。先に説明したように、電極パッド23s,23d下の3層目層間絶縁膜13−4にはウエハテスト時の衝撃でひび割れ29が発生する。そしてひび割れ29は4層目メタル配線層17s−4,17d−4と3層目メタル配線層17s−3,17d−3を電気的に短絡してしまう。
図19では、電極パッド23s,23dがドライバートランジスタの上に配置されている。先に説明したように、電極パッド23s,23d下の3層目層間絶縁膜13−4にはウエハテスト時の衝撃でひび割れ29が発生する。そしてひび割れ29は4層目メタル配線層17s−4,17d−4と3層目メタル配線層17s−3,17d−3を電気的に短絡してしまう。
ひび割れ29の影響で、ドレイン側の4層目メタル配線層17d−4とソース側の3層目メタル配線層17s−3が電気的に短絡してしまい、また、ソース側の4層目メタル配線層17s−4とドレイン側の3層目メタル配線層17d−3が電気的に短絡してしまい、ドライバートランジスタが正常に動作しなくなってしまう。このように電極パッドの直下にドライバートランジスタを配置することには致命的な問題があった。
このような問題は電極パッド下に配置される素子がドライバートランジスタである場合だけでなく、素子の2つの電極を電極パッドに引き出す構造において、素子の一方の電極に電気的に接続されている電極パッドの下に素子の他方の電極に電気的に接続されているメタル配線層が配置されている場合に同様の問題がおこりうる。
このような問題は電極パッド下に配置される素子がドライバートランジスタである場合だけでなく、素子の2つの電極を電極パッドに引き出す構造において、素子の一方の電極に電気的に接続されている電極パッドの下に素子の他方の電極に電気的に接続されているメタル配線層が配置されている場合に同様の問題がおこりうる。
以上のように電極パッドの下にデバイスを配置するアイデアは既にいくつか開示されているものの、ドライバートランジスタの配置に関しては何も述べられていない。すなわち、電極パッドの下にドライバートランジスタを配置する技術はまったく無いのが実状であった。また、電極パッド下に配置した素子の2つの電極が電極パッド下の層間絶縁膜のひび割れに起因して短絡することについても何も述べられていない。
本発明は、電極パッド下に素子を配置し、その素子の2つの電極を少なくとも2つの電極パッドに引き出し、かつ、その素子の2つの電極間の短絡を防止することができる半導体装置を提供することを目的とするものである。
本発明は、電極パッド下に素子を配置し、その素子の2つの電極を少なくとも2つの電極パッドに引き出し、かつ、その素子の2つの電極間の短絡を防止することができる半導体装置を提供することを目的とするものである。
本発明にかかる半導体装置は、半導体基板に少なくとも第1電極と第2電極の2つの電極を備えた素子が形成され、その素子上に2層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層が電極パッドを構成している半導体装置であって、上記電極パッドとして上記第1電極と電気的に接続されている第1電極パッドと、上記第2電極と電気的に接続されている第2電極パッドを備え、上記第1電極パッド及び上記第2電極パッドは上記素子上に配置されており、最上層のメタル配線層よりも1層下のメタル配線層であって上記第1電極パッドに接続されているもの及び上記第2電極パッドに接続されているものに関して、上記第1電極パッド下には上記第1電極パッドに接続されているもののみが形成され、上記第2電極パッド下には上記第2電極パッドに接続されているもののみが形成されているものである。
ここで、第1電極パッド及び第2電極パッドは素子上に配置されているとは、第1電極パッドの少なくとも一部分、及び第2電極パッドの少なくとも一部分が素子上に配置されていることを意味し、第1電極パッド及び第2電極パッドの全体が必ずしも素子上に配置されていなくてもよい。
また、上記1層下のメタル配線層に関して、第1電極パッド下及び第2電極パッド下に、上記第1電極と上記第2電極のいずれにも接続されていない配線やダミーパターンが配置されていてもよい。
ここで、第1電極パッド及び第2電極パッドは素子上に配置されているとは、第1電極パッドの少なくとも一部分、及び第2電極パッドの少なくとも一部分が素子上に配置されていることを意味し、第1電極パッド及び第2電極パッドの全体が必ずしも素子上に配置されていなくてもよい。
また、上記1層下のメタル配線層に関して、第1電極パッド下及び第2電極パッド下に、上記第1電極と上記第2電極のいずれにも接続されていない配線やダミーパターンが配置されていてもよい。
本発明の半導体装置において、上記素子の一例はドライバートランジスタであり、上記第1電極はソース、上記第2電極はドレインである例を挙げることができる。
また、上記1層下のメタル配線層は、上記第1電極パッド下及び上記第2電極パッド下においてウエハテスト時に上記第1電極パッド下及び上記第2電極パッドに金属探針が接触される部分の下に少なくとも配置されていることが好ましい。
また、上記第1電極パッド下及び上記第2電極パッド下には、上記1層下のメタル配線層と接続するための接続孔は形成されていない例を挙げることができる。
上記第1電極パッド及び上記第2電極パッドの近傍において、上記最上層のメタル配線層及び上記1層下のメタル配線層は上記パッド開口部よりも広い面積で形成されており、上記第1電極パッド及び上記第2電極パッドの外周に形成された接続孔によって上記第1電極パッド及び上記第2電極パッドと上記1層下のメタル配線層が接続されている例を挙げることができる。
上記素子上に複数の上記第1電極パッドを備えているようにしてもよい。
また、上記素子上に複数の上記第2電極パッドを備えているようにしてもよい。
また、上記素子上に複数の上記第2電極パッドを備えているようにしてもよい。
上記第1電極と接続されている上記1層下のメタル配線層は、上記第1電極上に形成された接続孔を介して、又は上記第1電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して上記第1電極と接続されている例を挙げることができる。
また、上記第2電極と接続されている上記1層下のメタル配線層は、上記第2電極上に形成された接続孔を介して、又は上記第2電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して上記第2電極と接続されている例を挙げることができる。
本発明の半導体装置では、半導体基板に少なくとも第1電極と第2電極の2つの電極を備えた素子が形成され、その素子上に2層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層が電極パッドを構成しており、電極パッドとして第1電極と電気的に接続されている第1電極パッドと、第2電極と電気的に接続されている第2電極パッドを備え、第1電極パッド及び第2電極パッドは素子上に配置されており、最上層のメタル配線層よりも1層下のメタル配線層であって第1電極パッドに接続されているもの及び第2電極パッドに接続されているものに関して、第1電極パッド下には第1電極パッドに接続されているもののみが形成され、第2電極パッド下には第2電極パッドに接続されているもののみが形成されているようにしたので、電極パッド下の絶縁膜にひび割れが生じても第2電極と接続されているメタル配線層と第1電極パッド間の短絡、及び第1電極と接続されているメタル配線層と第2電極パッド間の短絡を防止することができる。これにより、電極パッド下に素子を配置し、その素子の第1電極及び第2電極をそれぞれ電極パッドに引き出し、かつ、その素子の2つの電極間の短絡を防止することができる。
本発明の半導体装置において、上記素子はドライバートランジスタであり、上記第1電極はソース、上記第2電極はドレインであるようにすれば、大面積を占有するドライバートランジスタを電極パッド下に配置することによりチップサイズの縮小とチップコストの低減を実現できる。
上記1層下のメタル配線層は、第1電極パッド下及び第2電極パッド下においてウエハテスト時に第1電極パッド下及び第2電極パッドに金属探針が接触される部分の下に少なくとも配置されているようにすれば、電極パッド下にひび割れが生じてもそのひび割れを1層下のメタル配線層で止めることができ、1層下のメタル配線層よりも下層にひび割れが生じるのを防止することができる。
また、第1電極パッド下及び第2電極パッド下には、上記1層下のメタル配線層と接続するための接続孔は形成されていない構造、例えば、第1電極パッド及び第2電極パッドの近傍において、最上層のメタル配線層及び上記1層下のメタル配線層はパッド開口部よりも広い面積で形成されており、第1電極パッド及び第2電極パッドの外周に形成された接続孔によって第1電極パッド及び第2電極パッドと上記1層下のメタル配線層が接続されているようにすれば、電極パッドに加わる衝撃が接続孔内部に埋め込まれた金属材料によって下方に伝播することがなくなり、衝撃に起因する特性変動などを防止することができる。
上記素子上に複数の第1電極パッドを備えているようにし、また、上記素子上に複数の第2電極パッドを備えているようにすれば、例えばドライバートランジスタなどの大面積の素子の上の領域を有効に利用することができ、レイアウト面積の縮小及びチップ製造コストの低減を実現できる。
第1電極と接続されている上記1層下のメタル配線層は、第1電極上に形成された接続孔を介して、又は第1電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して上記第1電極と接続されているようにすれば、第1電極パッドが素子上とは異なる領域に配置されている場合に比べて、第1電極の電位を素子形成領域から電極パッド形成領域に導くための水平方向のメタル配線層の分だけ、抵抗を小さくすることができる。
同様に、第2電極と接続されている上記1層下のメタル配線層は、第2電極上に形成された接続孔を介して、又は第2電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して第2電極と接続されているようにすれば、第2電極パッドが素子の形成領域とは異なる領域に配置されている場合に比べて、第2電極の電位を素子形成領域から電極パッドの形成領域に導くための水平方向のメタル配線層の分だけ、抵抗を小さくすることができる。
これらの態様によれば、電極パッドからほぼ真下に向かって最短距離で電流を流すことができる。例えば素子がドライバートランジスタである場合には、電極パッドが素子の形成領域とは異なる領域に配置されている場合に比べて、電極パッドとソース及びドレイン間の抵抗成分を小さくすることができるので、電極パッドとソース及びドレイン間の電圧降下に起因するドライバートランジスタの性能の低下を防止することができる。
同様に、第2電極と接続されている上記1層下のメタル配線層は、第2電極上に形成された接続孔を介して、又は第2電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して第2電極と接続されているようにすれば、第2電極パッドが素子の形成領域とは異なる領域に配置されている場合に比べて、第2電極の電位を素子形成領域から電極パッドの形成領域に導くための水平方向のメタル配線層の分だけ、抵抗を小さくすることができる。
これらの態様によれば、電極パッドからほぼ真下に向かって最短距離で電流を流すことができる。例えば素子がドライバートランジスタである場合には、電極パッドが素子の形成領域とは異なる領域に配置されている場合に比べて、電極パッドとソース及びドレイン間の抵抗成分を小さくすることができるので、電極パッドとソース及びドレイン間の電圧降下に起因するドライバートランジスタの性能の低下を防止することができる。
図1、図2及び図3は、4層メタル配線層構造の一実施例を示す図である。図1で(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図2で(A)は1層目メタル配線層の平面図、(B)は2層目メタル配線層の平面図である。図3で(A)は3層目メタル配線層の平面図、(B)は4層目メタル配線層の平面図である。
例えばP型のシリコン基板1上にLOCOS酸化膜3が形成されている。LOCOS酸化膜3によってドライバートランジスタ形成領域5が画定されている。ドライバートランジスタ形成領域5のシリコン基板1に例えばN型不純物からなる複数のソース(第1電極)7Sと複数のドレイン(第2電極)7Dが互いに間隔をもって交互に配置されている。
ソース7s、ドレイン7d間のシリコン基板1上にゲート酸化膜9を介してポリシリコンからなるゲート電極11が形成されている。
ソース7s、ドレイン7d間のシリコン基板1上にゲート酸化膜9を介してポリシリコンからなるゲート電極11が形成されている。
ソース7s、ドレイン7d及びゲート電極11の形成領域を含んでシリコン基板1上全面にBPSG膜13−1が形成されている。ソース7s上のBPSG膜13−1にコンタクトホール15s−1が形成されている。ドレイン7d上のBPSG膜13−1にコンタクトホール15d−1が形成されている。図示しない領域でゲート電極11上の層間絶縁膜13にコンタクトホールが形成されている。
ソース7s上のコンタクトホール15s−1の形成領域を含んでBPSG膜13−1上に1層目メタル配線層17s−1が形成されている。1層目メタル配線層17s−1はコンタクトホール15s−1を介してソース7sと電気的に接続されている。
ドレイン7d上のコンタクトホール15d−1の形成領域を含んでBPSG膜13−1上に1層目メタル配線層17d−1が形成されている。1層目メタル配線層17d−1はコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
図示しない領域でゲート電極11上のコンタクトホールの形成領域を含んでBPSG膜13−1上にメタル配線層が形成されている。複数のゲート電極11は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
ドレイン7d上のコンタクトホール15d−1の形成領域を含んでBPSG膜13−1上に1層目メタル配線層17d−1が形成されている。1層目メタル配線層17d−1はコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
図示しない領域でゲート電極11上のコンタクトホールの形成領域を含んでBPSG膜13−1上にメタル配線層が形成されている。複数のゲート電極11は図示しないコンタクトホール及びメタル配線層を介して電気的に接続されている。
1層目メタル配線層17s−1,17d−1の形成領域を含んでBPSG膜13−1上に1層目層間絶縁膜13−2が形成されている。1層目メタル配線層17s−1上の1層目層間絶縁膜13−2にスルーホール(接続孔)15s−2が形成されている。1層目メタル配線層17d−1上の1層目層間絶縁膜13−2にスルーホール15d−2が形成されている。
1層目メタル配線層17s−1上のスルーホール15s−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目メタル配線層17s−2が形成されている。2層目メタル配線層17s−2はスルーホール15s−2を介して1層目メタル配線層17s−1と電気的に接続されている。
1層目メタル配線層17d−1上のスルーホール15d−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目メタル配線層17d−2が形成されている。2層目メタル配線層17d−2はスルーホール15d−2を介して1層目メタル配線層17d−1と電気的に接続されている。
1層目メタル配線層17d−1上のスルーホール15d−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目メタル配線層17d−2が形成されている。2層目メタル配線層17d−2はスルーホール15d−2を介して1層目メタル配線層17d−1と電気的に接続されている。
2層目メタル配線層17s−2,17d−2の形成領域を含んで1層目層間絶縁膜13−2上に2層目層間絶縁膜13−3が形成されている。2層目メタル配線層17s−2上の2層目層間絶縁膜13−3にスルーホール15s−3が形成されている。2層目メタル配線層17d−2上の2層目層間絶縁膜13−3にスルーホール15d−3が形成されている。
2層目メタル配線層17s−2上のスルーホール15s−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目メタル配線層17s−3が形成されている。3層目メタル配線層17s−3はスルーホール15s−3を介して2層目メタル配線層17s−2と電気的に接続されている。
2層目メタル配線層17d−2上のスルーホール15d−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目メタル配線層17d−3が形成されている。3層目メタル配線層17d−3はスルーホール15d−3を介して2層目メタル配線層17d−2と電気的に接続されている。
3層目メタル配線層17s−3,17d−3は複数の2層目メタル配線層17s−2,17d−2の形成領域、すなわち複数のソース7s及びドレイン7dの上にわたって形成されている。
2層目メタル配線層17d−2上のスルーホール15d−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目メタル配線層17d−3が形成されている。3層目メタル配線層17d−3はスルーホール15d−3を介して2層目メタル配線層17d−2と電気的に接続されている。
3層目メタル配線層17s−3,17d−3は複数の2層目メタル配線層17s−2,17d−2の形成領域、すなわち複数のソース7s及びドレイン7dの上にわたって形成されている。
3層目メタル配線層17s−3,17d−3の形成領域を含んで2層目層間絶縁膜13−3上に3層目層間絶縁膜13−4が形成されている。3層目メタル配線層17s−3上の3層目層間絶縁膜13−4にスルーホール15s−4が形成されている。3層目メタル配線層17d−3上の3層目層間絶縁膜13−4にスルーホール15d−4が形成されている。
3層目メタル配線層17s−3上のスルーホール15s−4の形成領域を含んで3層目層間絶縁膜13−4上に4層目メタル配線層17s−4が形成されている。4層目メタル配線層17s−4はスルーホール15s−4を介して複数の3層目メタル配線層17s−3と電気的に接続されている。
3層目メタル配線層17d−3上のスルーホール15d−4の形成領域を含んで3層目層間絶縁膜13−4上に4層目メタル配線層17d−4が形成されている。4層目メタル配線層17d−4はスルーホール15d−4を介して複数の3層目メタル配線層17d−3と電気的に接続されている。
4層目メタル配線層17s−4,17d−4は最上層のメタル配線層を構成している。
3層目メタル配線層17d−3上のスルーホール15d−4の形成領域を含んで3層目層間絶縁膜13−4上に4層目メタル配線層17d−4が形成されている。4層目メタル配線層17d−4はスルーホール15d−4を介して複数の3層目メタル配線層17d−3と電気的に接続されている。
4層目メタル配線層17s−4,17d−4は最上層のメタル配線層を構成している。
4層目メタル配線層17s−4,17d−4の形成領域を含んで3層目層間絶縁膜13−4上に最終保護膜19が形成されている。4層目メタル配線層17s−4上の最終保護膜19にパッド開口部21sが形成されている。4層目メタル配線層17d−4上の最終保護膜19にパッド開口部21dが形成されている。パッド開口部21sの形成領域の4層目メタル配線層17s−4は電極パッド(第1電極パッド)23sを構成する。パッド開口部21dの形成領域の4層目メタル配線層17d−4は電極パッド(第2電極パッド)23dを構成する。
電極パッド23sは、4層目メタル配線層17s−4、スルーホール15s−4、3層目メタル配線層17s−3、スルーホール15s−3、2層目メタル配線層17s−2、スルーホール15s−2、1層目メタル配線層17s−1及びコンタクトホール15s−1を介してソース7sと電気的に接続されている。
電極パッド23dは、4層目メタル配線層17d−4、スルーホール15d−4、3層目メタル配線層17d−3、スルーホール15d−3、2層目メタル配線層17d−2、スルーホール15d−2、1層目メタル配線層17d−1及びコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
電極パッド23dは、4層目メタル配線層17d−4、スルーホール15d−4、3層目メタル配線層17d−3、スルーホール15d−3、2層目メタル配線層17d−2、スルーホール15d−2、1層目メタル配線層17d−1及びコンタクトホール15d−1を介してドレイン7dと電気的に接続されている。
この実施例では、ドライバートランジスタのソース7sと接続されている電極パッド23sとドレイン7dと接続されている電極パッド23dはドライバートランジスタ形成領域5の上に配置されているので、大面積を占有するドライバートランジスタを電極パッド23s,23dの下に配置することにより、チップサイズの縮小とチップコストの低減を実現できる。
また、最上層の4層目メタル配線層17s−4,17d−4よりも1層下の3層目メタル配線層17s−3,17d−3は、電極パッド23sの下には電極パッド23sと接続されている3層目メタル配線層17s−3が形成され、電極パッド23dと接続されている3層目メタル配線層17d−3は形成されていないので、電極パッド23s下の3層目層間絶縁膜13−4にひび割れが生じても、電極パッド23sと3層目メタル配線層17d−3の短絡が生じることはない。
さらに、最上層の4層目メタル配線層17s−4,17d−4よりも1層下の3層目メタル配線層17s−3,17d−3は、電極パッド23dの下には電極パッド23dと接続されている3層目メタル配線層17d−3が形成され、電極パッド23sと接続されている3層目メタル配線層17s−3は形成されていないので、電極パッド23d下の3層目層間絶縁膜13−4にひび割れが生じても、電極パッド23dと3層目メタル配線層17s−3の短絡が生じることはない。
これにより、電極パッド23s,23dの下にドライバートランジスタを配置し、ドライバートランジスタのソース7s及びドレイン7dをそれぞれ電極パッド23s,23dに引き出し、かつ、ドライバートランジスタのソース7s、ドレイン7d間の短絡を防止することができる。
さらに、最上層の4層目メタル配線層17s−4,17d−4よりも1層下の3層目メタル配線層17s−3,17d−3は、電極パッド23dの下には電極パッド23dと接続されている3層目メタル配線層17d−3が形成され、電極パッド23sと接続されている3層目メタル配線層17s−3は形成されていないので、電極パッド23d下の3層目層間絶縁膜13−4にひび割れが生じても、電極パッド23dと3層目メタル配線層17s−3の短絡が生じることはない。
これにより、電極パッド23s,23dの下にドライバートランジスタを配置し、ドライバートランジスタのソース7s及びドレイン7dをそれぞれ電極パッド23s,23dに引き出し、かつ、ドライバートランジスタのソース7s、ドレイン7d間の短絡を防止することができる。
さらに、3層目メタル配線層17s−3,17d−3は電極パッド23s,23d下の全面に形成されているので、電極パッド23s,23d下にひび割れが生じても、そのひび割れを3層目メタル配線層17s−3,17d−3で止めることができ、3層目メタル配線層17s−3,17d−3よりも下層にひび割れが生じるのを防止することができる。
この実施例では、3層目メタル配線層17s−3,17d−3は電極パッド23s,23d下の全面に形成されているが、本発明はこれに限定されるものではない。
例えば、電極パッド23s下及び電極パッド23d下においてウエハテスト時に電極パッド23s,23dに金属探針が接触される部分の下に少なくとも配置されているようにすれば、3層目メタル配線層17s−3,17d−3よりも下層にひび割れが生じるのを防止することができる。
例えば、電極パッド23s下及び電極パッド23d下においてウエハテスト時に電極パッド23s,23dに金属探針が接触される部分の下に少なくとも配置されているようにすれば、3層目メタル配線層17s−3,17d−3よりも下層にひび割れが生じるのを防止することができる。
また、3層目メタル配線層17s−3,17d−3は、電極パッド23s下及び電極パッド23d下においてウエハテスト時に電極パッド23s,23dに金属探針が接触される部分の下に配置されていない構造であってもよい。
図4は他の実施例の3層目メタル配線層の配置を示す平面図である。この実施例において、3層目メタル配線層以外の構成は図1、図2及び図3を参照して説明した上記実施例と同じである。
図4は他の実施例の3層目メタル配線層の配置を示す平面図である。この実施例において、3層目メタル配線層以外の構成は図1、図2及び図3を参照して説明した上記実施例と同じである。
例えば、3層目メタル配線層17s−3,17d−3は、(A)に示すように帯状であってもよいし、(B)に示すように島状であってもよい。
これらの実施例でも、電極パッド23s(図1及び図3を参照。)の下には3層目メタル配線層17s−3が形成され、3層目メタル配線層17d−3は形成されておらず、電極パッド23d(図1及び図3を参照。)の下には3層目メタル配線層17d−3が形成され、3層目メタル配線層17s−3は形成されていないので、電極パッド23s,23dの下の3層目層間絶縁膜13−4にひび割れが生じても、電極パッド23sと3層目メタル配線層17d−3の短絡、電極パッド23dと3層目メタル配線層17s−3の短絡を防止することができる。
すなわち、本発明では、電極パッド23s下に3層目メタル配線層17d−3が配置されておらず、電極パッド23d下に3層目メタル配線層17s−3が配置されていなければよい。
これらの実施例でも、電極パッド23s(図1及び図3を参照。)の下には3層目メタル配線層17s−3が形成され、3層目メタル配線層17d−3は形成されておらず、電極パッド23d(図1及び図3を参照。)の下には3層目メタル配線層17d−3が形成され、3層目メタル配線層17s−3は形成されていないので、電極パッド23s,23dの下の3層目層間絶縁膜13−4にひび割れが生じても、電極パッド23sと3層目メタル配線層17d−3の短絡、電極パッド23dと3層目メタル配線層17s−3の短絡を防止することができる。
すなわち、本発明では、電極パッド23s下に3層目メタル配線層17d−3が配置されておらず、電極パッド23d下に3層目メタル配線層17s−3が配置されていなければよい。
図5はさらに他の実施例を示す図であり、(A)は4層目メタル配線層及びスルーホールの平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。この実施例において、4層目層間絶縁膜に形成されたスルーホール以外の構成は図1、図2及び図3を参照して説明した上記実施例と同じである。
電極パッド23s,23dの近傍において、4層目メタル配線層17s−4,17d−4及び3層目メタル配線層17s−3,17d−3はパッド開口部21d,23dよりも広い面積で板状に形成されている。
電極パッド23sの外周にスルーホール15s−4が形成されている。スルーホール15s−4によって4層目メタル配線層17s−4と3層目メタル配線層17s−3が接続されている。
電極パッド23dの外周にスルーホール15d−4が形成されている。スルーホール15d−4によって4層目メタル配線層17d−4と3層目メタル配線層17d−3が接続されている。
電極パッド23sの外周にスルーホール15s−4が形成されている。スルーホール15s−4によって4層目メタル配線層17s−4と3層目メタル配線層17s−3が接続されている。
電極パッド23dの外周にスルーホール15d−4が形成されている。スルーホール15d−4によって4層目メタル配線層17d−4と3層目メタル配線層17d−3が接続されている。
この実施例では、電極パッド23s,23d下にはスルーホール15s−4,15d−4は形成されていない。これにより、電極パッド23s,23dに加わる衝撃がスルーホール内部に埋め込まれた金属材料によって下方に伝播することがなくなり、衝撃に起因する特性変動などを防止することができる。
この実施例では3層目メタル配線層17s−3,17d−3が板状に形成されているが、本発明はこれに限定されるものではなく、例えば図4(A)に示すように帯状であってもよい。その場合、スルーホール15s−4,15d−4は電極パッド23s,23dの外周に配置される。すなわち、電極パッド23s,23d下にスルーホール15s−4,15d−4が配置されていないようにすれば、電極パッド23s,23dに加わる衝撃がスルーホール内部に埋め込まれた金属材料によって下方に伝播するのを防止することができる。
図6及び図7はさらに他の実施例を示す図である。図6で(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図7で(A)は3層目メタル配線層の平面図、(B)は4層目メタル配線層の平面図である。1層目メタル配線層及び2層目メタル配線層の構造は図2と同じである。なお、図7に示した3層目メタル配線層及び4層目メタル配線層の構造は図3に示したものと同じである。
4層目メタル配線層17s−4上に2つのパッド開口部21sが形成されており、2つの電極パッド23sが形成されている。また、4層目メタル配線層17d−4上に2つのパッド開口部21dが形成されており、2つの電極パッド23dが形成されている。
このように、ドライバートランジスタ形成領域5に2個以上の電極パッド23sもしくは2個以上の電極パッド23d又はその両方が配置されていてもよい。
このように、ドライバートランジスタ形成領域5に2個以上の電極パッド23sもしくは2個以上の電極パッド23d又はその両方が配置されていてもよい。
ところで、ドライバートランジスタではチャネル幅が大きければ大きいほど流れる電流が大きくなる。一方でメタル配線層にはその材料や構造、寸法によって流すことのできる電流の最大値(上限値)が決まっており、これを超えるとメタル配線層の溶断や断線が起こり不良に至る。つまりチャネル幅の大きいドライバートランジスタでは、メタル配線層の部分でこの許容電流値を超えてしまう虞れがあった。
例えば図7(A)において、2層目メタル配線層17d−2に着目すると、スルーホール15d−3から2層目メタル配線層17d−2に流れ込んだ電流はスルーホールのない3層目メタル配線層17s−3の下まで行き渡る。2層目メタル配線層17d−2において、3層目メタル配線層17s−3の下の領域側に流れる電流は全て1点鎖線円の部分を通過するので、この部分で電流集中が起こってしまう。電流集中は2層目メタル配線層17s−2にも同様に起こる。
この現象はチャネル幅が大きくなればなるほど顕著になるので、チャネル幅の大きいドライバートランジスタでは意図的に2層目メタル配線層17d−2,17s−2の線幅を太くする必要があった。このことは元々チャネル幅が大きいことで大面積が必要なドライバートランジスタの占有面積が更に大きくなることを意味しており、チップサイズの増大を招く大きな問題となっていた。
この現象はチャネル幅が大きくなればなるほど顕著になるので、チャネル幅の大きいドライバートランジスタでは意図的に2層目メタル配線層17d−2,17s−2の線幅を太くする必要があった。このことは元々チャネル幅が大きいことで大面積が必要なドライバートランジスタの占有面積が更に大きくなることを意味しており、チップサイズの増大を招く大きな問題となっていた。
図8及び図9はさらに他の実施例を示す図である。図8で(A)は平面図、(B)は(A)のA−A位置での断面図、(C)は(A)のB−B位置での断面図である。図9で(A)は3層目メタル配線層の平面図、(B)は4層目メタル配線層の平面図である。この実施例でも、1層目メタル配線層及び2層目メタル配線層の構造は図2と同じである。
この実施例では、2つの電極パッド23s及び2つの電極パッド23dを備え、3層目メタル配線層17s−3,17d−3が交互に配置されており、電極パッド23s,23dも交互に配置されている。
図7で2層目メタル配線層17d−2に着目したのと同様に2層目メタル配線層17d−2に着目すると、電流の集中する箇所が1箇所から3箇所に増えていることがわかる(1点鎖線円の部分を参照)。つまりはこの実施例では、1箇所に集中していた電流が3箇所に分散されたことを表している。この実施例では2層目メタル配線層17d−2,17s−2において電流が集中する箇所の1箇所あたりの電流値を約3分の1に低減できるので、前述のようなメタル配線層を太くする処置を施す必要が無くなり、ドライバートランジスタの占有面積の増大を抑制することができる。
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、個数などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、1層目メタル配線層17s−1,17d−1及び2層目メタル配線層17s−2,17d−2は島状であってもよい。
また、上記の実施例では、本発明を4層メタル配線構造に適用しているが、本発明はこれに限定されるものではなく、2層、3層又は5層以上のメタル配線構造にも適用することができるのは言うまでもない。
また、上記の実施例では、本発明を4層メタル配線構造に適用しているが、本発明はこれに限定されるものではなく、2層、3層又は5層以上のメタル配線構造にも適用することができるのは言うまでもない。
また、上記の実施例では、電極パッド下に配置される素子としてドライバートランジスタを用いているが、本発明はこれに限定されるものではなく、例えば、1組のソース及びドレインをもつトランジスタや、ポリシリコンや薄膜金属、拡散層などからなる抵抗体やコンデンサなど、電極パッド下に配置される素子は2つ以上の電極を備えているものであれば、本発明を適用することができる。
1 シリコン基板
3 LOCOS酸化膜
5 ドライバートランジスタ形成領域
7d ドレイン
7s ソース
9 ゲート酸化膜
11 ゲート電極
13−1 BPSG膜
13−2 1層目層間絶縁膜
13−3 2層目層間絶縁膜
13−4 3層目層間絶縁膜
15s−1,15d−1 コンタクトホール
15s−2,15d−2 スルーホール
15s−3,15d−3 スルーホール
15s−4,15d−4 スルーホール
17s−1,17d−1 1層目メタル配線層
17s−2,17d−2 2層目メタル配線層
17s−3,17d−3 3層目メタル配線層
17s−4,17d−4 4層目メタル配線層
19 最終保護膜
21d,21s パッド開口部
23d,23s 電極パッド
3 LOCOS酸化膜
5 ドライバートランジスタ形成領域
7d ドレイン
7s ソース
9 ゲート酸化膜
11 ゲート電極
13−1 BPSG膜
13−2 1層目層間絶縁膜
13−3 2層目層間絶縁膜
13−4 3層目層間絶縁膜
15s−1,15d−1 コンタクトホール
15s−2,15d−2 スルーホール
15s−3,15d−3 スルーホール
15s−4,15d−4 スルーホール
17s−1,17d−1 1層目メタル配線層
17s−2,17d−2 2層目メタル配線層
17s−3,17d−3 3層目メタル配線層
17s−4,17d−4 4層目メタル配線層
19 最終保護膜
21d,21s パッド開口部
23d,23s 電極パッド
Claims (9)
- 半導体基板に少なくとも第1電極と第2電極の2つの電極を備えた素子が形成され、その素子上に2層以上のメタル配線層構造を備え、最上層のメタル配線層上の絶縁膜に形成されたパッド開口部に露出しているメタル配線層が電極パッドを構成している半導体装置において、
前記電極パッドとして前記第1電極と電気的に接続されている第1電極パッドと、前記第2電極と電気的に接続されている第2電極パッドを備え、
前記第1電極パッド及び前記第2電極パッドは前記素子上に配置されており、
最上層のメタル配線層よりも1層下のメタル配線層であって前記第1電極パッドに接続されているもの及び前記第2電極パッドに接続されているものに関して、前記第1電極パッド下には前記第1電極パッドに接続されているもののみが形成され、前記第2電極パッド下には前記第2電極パッドに接続されているもののみが形成されていることを特徴とする半導体装置。 - 前記素子はドライバートランジスタであり、前記第1電極はソース、前記第2電極はドレインである請求項1に記載の半導体装置。
- 前記1層下のメタル配線層は、前記第1電極パッド下及び前記第2電極パッド下においてウエハテスト時に前記第1電極パッド下及び前記第2電極パッドに金属探針が接触される部分の下に少なくとも配置されている請求項1又は2に記載の半導体装置。
- 前記第1電極パッド下及び前記第2電極パッド下には、前記1層下のメタル配線層と接続するための接続孔は形成されていない請求項1、2又は3に記載の半導体装置。
- 前記第1電極パッド及び前記第2電極パッドの近傍において、前記最上層のメタル配線層及び前記1層下のメタル配線層は前記パッド開口部よりも広い面積で形成されており、前記第1電極パッド及び前記第2電極パッドの外周に形成された接続孔によって前記第1電極パッド及び前記第2電極パッドと前記1層下のメタル配線層が接続されている請求項1から4のいずれかに記載の半導体装置。
- 前記素子上に複数の前記第1電極パッドを備えている請求項1から5のいずれかに記載の半導体装置。
- 前記素子上に複数の前記第2電極パッドを備えている請求項1から6のいずれかに記載の半導体装置。
- 前記第1電極と接続されている前記1層下のメタル配線層は、前記第1電極上に形成された接続孔を介して、又は前記第1電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して前記第1電極と接続されている請求項1から7のいずれかに記載の半導体装置。
- 前記第2電極と接続されている前記1層下のメタル配線層は、前記第2電極上に形成された接続孔を介して、又は前記第2電極上に形成された接続孔及び最上層のメタル配線層よりも2層下のメタル配線層から最下層のメタル配線層を介して前記第2電極と接続されている請求項1から8のいずれかに記載の半導体装置。
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