JP2002319587A - 半導体装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置のパッド部下に設けた能動素子を
外部からの応力から保護するためのパッド構造を得るこ
と。 【解決手段】 パッド部１７の下に格子状にパターニン
グした第２配線１１を形成して、パッド部表面に凹凸を
設けた。パット部１７の表面凹凸により製造工程やボン
ディング時に生じる応力が分散され、能動素子への応力
が緩和する構造にした。
外部からの応力から保護するためのパッド構造を得るこ
と。 【解決手段】 パッド部１７の下に格子状にパターニン
グした第２配線１１を形成して、パッド部表面に凹凸を
設けた。パット部１７の表面凹凸により製造工程やボン
ディング時に生じる応力が分散され、能動素子への応力
が緩和する構造にした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の外部
接続用端子(パッド)の構造に関し、特にパッドの下に設
けた能動素子を外部からの応力から保護するための構造
に関するものである。
接続用端子(パッド)の構造に関し、特にパッドの下に設
けた能動素子を外部からの応力から保護するための構造
に関するものである。
【０００２】
【従来の技術】図４に従来の半導体装置におけるパッド
構造を示す。図４(a)は平面図の一例を、図４(b)はその
断面図を示す。パット部１７はＮ型ＭＯＳトランジスタ
のゲート電極４上に置かれている。第２配線１１のう
ち、パット部１７は平坦化された第２層間絶縁膜９上に
形成されるため、パッド部１７表面は平坦になってい
る。
構造を示す。図４(a)は平面図の一例を、図４(b)はその
断面図を示す。パット部１７はＮ型ＭＯＳトランジスタ
のゲート電極４上に置かれている。第２配線１１のう
ち、パット部１７は平坦化された第２層間絶縁膜９上に
形成されるため、パッド部１７表面は平坦になってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら従来の構
造では、ＩＣの製造工程や外部とのボンディング時に加
わる応力がパッド部下に集中するため、パッド部下の絶
縁膜にクラックが生じたり、パット部下に置かれたＮ型
ＭＯＳトランジスタの相互コンダクタンス(ｇｍ)が劣化
するなどの素子特性への影響が大きかった。また、応力
がさらに大きくなると、ゲート酸化膜が経時的に破壊す
るなどの信頼性上の問題があった。応力を緩和するため
にパッド用の配線金属やパッド部下の絶縁膜を厚くする
と、製造方法が著しく制約されるなどの弊害があった。
造では、ＩＣの製造工程や外部とのボンディング時に加
わる応力がパッド部下に集中するため、パッド部下の絶
縁膜にクラックが生じたり、パット部下に置かれたＮ型
ＭＯＳトランジスタの相互コンダクタンス(ｇｍ)が劣化
するなどの素子特性への影響が大きかった。また、応力
がさらに大きくなると、ゲート酸化膜が経時的に破壊す
るなどの信頼性上の問題があった。応力を緩和するため
にパッド用の配線金属やパッド部下の絶縁膜を厚くする
と、製造方法が著しく制約されるなどの弊害があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、パッド部下の配線構造によっ
て、パッド表面に凹凸を設けた。パッド部表面の凹凸に
より、パッド部全体の表面積が増加し、ＩＣの製造工程
や外部とのボンディング時などに加わる応力が効果的に
分散され、能動素子への応力を緩和することができた。
に、本発明においては、パッド部下の配線構造によっ
て、パッド表面に凹凸を設けた。パッド部表面の凹凸に
より、パッド部全体の表面積が増加し、ＩＣの製造工程
や外部とのボンディング時などに加わる応力が効果的に
分散され、能動素子への応力を緩和することができた。
【０００５】
【発明の実施の形態】以下、本発明を図面を用いて説明
する。
する。
【０００６】図１(a)は本発明の実施例１の平面図を示
しており、図１(b)は図１(a)のＡ−Ａ'線に沿った断面
図である。図１(b)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。Ｎ型ＭＯＳトランジ
スタは半導体基板１の上層部に形成されたソース・ドレ
インと呼ばれるＮ＋拡散層５と、半導体基板１の上面に
形成されたゲート酸化膜３と、ゲート酸化膜３の上面に
形成されたゲート電極４から構成されている。ゲート電
極には通常多結晶シリコンを適用する。図示されていな
いが、ゲート電極４は配線としても使用するが、ここで
は省略する。Ｎ型ＭＯＳトランジスタ周囲の半導体基板
１の上面には、他の素子と電気的に分離するためフィー
ルド酸化膜２が形成されている。Ｎ型ＭＯＳトランジス
タ上には第１層間絶縁膜６が形成されている。第１層間
膜６にはＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）などが適用される。Ｎ＋拡散層５
上の第１層間絶縁膜６にはコンタクトホール７が形成さ
れている。図示されていないが、ゲート電極４上にもコ
ンタクトホール７が形成されている。コンタクトホール
７を介してＮ＋拡散層５及びゲート電極４に第１配線８
が形成されている。第１配線８にはスパッタ法によりア
ルミニウムやＴｉ、ＴｉＷ、ＴｉＮなどの高融点金属が
適用される。第１配線８の上には、第２層間絶縁膜９が
形成されている。第２層間絶縁膜９にはＴＥＯＳ（Ｔｅ
ｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）などの
有機シリコンをソースにしたＣＶＤ酸化膜などが適用さ
れる。第２層間絶縁膜９には、エッチバック法などによ
り表面を平坦化したのち、上層配線との接続のための第
１スルーホール１０が形成される。第２層間絶縁膜９上
には第１スルーホール１０を介して第２配線１１が形成
される。第２配線１１には、スパッタ法により、第１配
線８と同じ材質のアルミニウムやＴｉ、ＴｉＷ、ＴｉＮ
などの高融点金属が適用される。第２配線１１の上には
第３層間絶縁膜１２が形成される。第３層間絶縁膜１２
にはモノシランをソースにしたプラズマＣＶＤ酸化膜な
どが適用される。図１（ａ）には図示されてないが、第
３層間絶縁膜１２には、上層配線との接続のための第２
スルーホール１３が形成される。第３層間絶縁膜１２上
には、第２スルーホール１３を介して第３配線１４が形
成される。第３配線１４はスパッタ法により、第１配線
８と同じ材質のアルミニウムやＴｉ、ＴｉＷ、ＴｉＮな
どの高融点金属が適用される。第3配線の膜厚は約１μ
ｍである。第３配線１４の上にはパッシベーション膜１
５が形成されている。パッシベーション膜１５にはプラ
ズマＣＶＤ法によりプラズマ窒化膜などが適用される。
パッシベーション膜１５には、部分的にパッド開口部１
６を設け、第３配線１４を露出させてパッド部１７を形
成する。図１(a)に示すように、パッド部１７の下の第
２配線１１は格子状パターンに形成する。本構造が本発
明の最も特徴とする構造である。第２配線１１の格子状
パターンにより、その上層にあるパッド部１７の表面に
大きな凹凸が得られる。前記格子状パターンの抜きの部
分の間隔は約２μｍである。
しており、図１(b)は図１(a)のＡ−Ａ'線に沿った断面
図である。図１(b)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。Ｎ型ＭＯＳトランジ
スタは半導体基板１の上層部に形成されたソース・ドレ
インと呼ばれるＮ＋拡散層５と、半導体基板１の上面に
形成されたゲート酸化膜３と、ゲート酸化膜３の上面に
形成されたゲート電極４から構成されている。ゲート電
極には通常多結晶シリコンを適用する。図示されていな
いが、ゲート電極４は配線としても使用するが、ここで
は省略する。Ｎ型ＭＯＳトランジスタ周囲の半導体基板
１の上面には、他の素子と電気的に分離するためフィー
ルド酸化膜２が形成されている。Ｎ型ＭＯＳトランジス
タ上には第１層間絶縁膜６が形成されている。第１層間
膜６にはＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃ
ａｔｅ Ｇｌａｓｓ）などが適用される。Ｎ＋拡散層５
上の第１層間絶縁膜６にはコンタクトホール７が形成さ
れている。図示されていないが、ゲート電極４上にもコ
ンタクトホール７が形成されている。コンタクトホール
７を介してＮ＋拡散層５及びゲート電極４に第１配線８
が形成されている。第１配線８にはスパッタ法によりア
ルミニウムやＴｉ、ＴｉＷ、ＴｉＮなどの高融点金属が
適用される。第１配線８の上には、第２層間絶縁膜９が
形成されている。第２層間絶縁膜９にはＴＥＯＳ（Ｔｅ
ｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）などの
有機シリコンをソースにしたＣＶＤ酸化膜などが適用さ
れる。第２層間絶縁膜９には、エッチバック法などによ
り表面を平坦化したのち、上層配線との接続のための第
１スルーホール１０が形成される。第２層間絶縁膜９上
には第１スルーホール１０を介して第２配線１１が形成
される。第２配線１１には、スパッタ法により、第１配
線８と同じ材質のアルミニウムやＴｉ、ＴｉＷ、ＴｉＮ
などの高融点金属が適用される。第２配線１１の上には
第３層間絶縁膜１２が形成される。第３層間絶縁膜１２
にはモノシランをソースにしたプラズマＣＶＤ酸化膜な
どが適用される。図１（ａ）には図示されてないが、第
３層間絶縁膜１２には、上層配線との接続のための第２
スルーホール１３が形成される。第３層間絶縁膜１２上
には、第２スルーホール１３を介して第３配線１４が形
成される。第３配線１４はスパッタ法により、第１配線
８と同じ材質のアルミニウムやＴｉ、ＴｉＷ、ＴｉＮな
どの高融点金属が適用される。第3配線の膜厚は約１μ
ｍである。第３配線１４の上にはパッシベーション膜１
５が形成されている。パッシベーション膜１５にはプラ
ズマＣＶＤ法によりプラズマ窒化膜などが適用される。
パッシベーション膜１５には、部分的にパッド開口部１
６を設け、第３配線１４を露出させてパッド部１７を形
成する。図１(a)に示すように、パッド部１７の下の第
２配線１１は格子状パターンに形成する。本構造が本発
明の最も特徴とする構造である。第２配線１１の格子状
パターンにより、その上層にあるパッド部１７の表面に
大きな凹凸が得られる。前記格子状パターンの抜きの部
分の間隔は約２μｍである。
【０００７】なお、レイアウト上の制約がある場合に
は、第２配線１１の格子状パターンをパッド部１７上に
均等に配置する必要は必ずしもない。またレイアウト上
の制約がなければ、パッド部１７の表面に凹凸を与える
第２配線１１の格子状パターンを第１配線８で形成し、
第２配線１１でパッド部１７を形成することも可能であ
る。
は、第２配線１１の格子状パターンをパッド部１７上に
均等に配置する必要は必ずしもない。またレイアウト上
の制約がなければ、パッド部１７の表面に凹凸を与える
第２配線１１の格子状パターンを第１配線８で形成し、
第２配線１１でパッド部１７を形成することも可能であ
る。
【０００８】図２(a)は本発明の実施例２の平面図を示
しており、図２(b)は図２(a)のＢ−Ｂ'線に沿った断面
図である。図２(b)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。実施例１との違い
は、パッド部１７表面の凹凸を第２配線１１の格子状パ
ターンで形成する代わりに、パッド部１７の下に設けた
第２スルーホール１３の段差で形成することである。実
施例１に比べ、第２配線１１の膜厚や構造に制約がない
ことが特長である。パッド部１７の下に設けた第２スル
ーホール１３の直径は、約１μｍ〜２μｍの範囲であ
り、パッド部１７の表面に均等に配置する。
しており、図２(b)は図２(a)のＢ−Ｂ'線に沿った断面
図である。図２(b)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。実施例１との違い
は、パッド部１７表面の凹凸を第２配線１１の格子状パ
ターンで形成する代わりに、パッド部１７の下に設けた
第２スルーホール１３の段差で形成することである。実
施例１に比べ、第２配線１１の膜厚や構造に制約がない
ことが特長である。パッド部１７の下に設けた第２スル
ーホール１３の直径は、約１μｍ〜２μｍの範囲であ
り、パッド部１７の表面に均等に配置する。
【０００９】なお、図２(a)ではパッド部１７と第２配
線１１とのスルーホール１３を、パッド部１７上のみに
形成しているが、パッド部１７の上以外の場所にスルー
ホール１３を別に設けてもよい。レイアウト上の制約が
ある場合には、パッド部１７の下に第２スルーホール１
３を均等に配置する必要はない。また、レイアウト上の
制約がなければ、第１スルーホール１０をパッド部１７
の下に設けて、第２配線１１でパッド部１７を形成する
ことも可能である。
線１１とのスルーホール１３を、パッド部１７上のみに
形成しているが、パッド部１７の上以外の場所にスルー
ホール１３を別に設けてもよい。レイアウト上の制約が
ある場合には、パッド部１７の下に第２スルーホール１
３を均等に配置する必要はない。また、レイアウト上の
制約がなければ、第１スルーホール１０をパッド部１７
の下に設けて、第２配線１１でパッド部１７を形成する
ことも可能である。
【００１０】図３(a)は本発明の実施例３の平面図を示
しており、図３(b)は図３(a)のＣ−Ｃ'線に沿った断面
図である。図３(c)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。実施例２との違いは
パッド部１７上にバリアメタル１８を介して、バンプ電
極１９を設けた構造にしたことである。バリアメタル１
７はスパッタ法によりＴｉ、ＴｉＷ、Ｃｒなどが適用さ
れる。バンプ電極１９は、電解メッキ法により半田や金
などが適用される。バンプ電極１９を形成する場合、そ
の形成過程で生じる大きな機械的応力によりパッド部１
７の下の能動素子への影響が問題となるが、本実施例に
よれば、パッド部１７の構造により応力が分散し、能動
素子への応力が緩和されるので有効である。
しており、図３(b)は図３(a)のＣ−Ｃ'線に沿った断面
図である。図３(c)は一例としてＮ型ＭＯＳトランジス
タ上にパッドを設けた構造を示す。実施例２との違いは
パッド部１７上にバリアメタル１８を介して、バンプ電
極１９を設けた構造にしたことである。バリアメタル１
７はスパッタ法によりＴｉ、ＴｉＷ、Ｃｒなどが適用さ
れる。バンプ電極１９は、電解メッキ法により半田や金
などが適用される。バンプ電極１９を形成する場合、そ
の形成過程で生じる大きな機械的応力によりパッド部１
７の下の能動素子への影響が問題となるが、本実施例に
よれば、パッド部１７の構造により応力が分散し、能動
素子への応力が緩和されるので有効である。
【００１１】なお、実施例１〜３では能動素子の一例と
してＮ型ＭＯＳトランジスタを用いたが、これに限定す
るものではなく、他の能動素子でも良い。また、実施例
１の構造にバンプ電極を設けた場合も同様の効果が得ら
れる。
してＮ型ＭＯＳトランジスタを用いたが、これに限定す
るものではなく、他の能動素子でも良い。また、実施例
１の構造にバンプ電極を設けた場合も同様の効果が得ら
れる。
【００１２】
【発明の効果】本発明によれば、特殊な製造工程を必要
とせずに、外部との接続用パッドをＭＯＳトランジスタ
などの能動素子上に形成できるようになり、半導体装置
の小型化、高集積化が実現できる。また、本発明のパッ
ド構造であれば、バンプなどの突起状電極をパッド表面
に形成する過程で生じる大きな機械的な応力を緩和でき
るので、パッド用金属やパッド下の絶縁膜を厚くする必
要がなくなり低コスト化にも寄与できる。また、応力緩
和のより半導体装置の信頼性が向上する。
とせずに、外部との接続用パッドをＭＯＳトランジスタ
などの能動素子上に形成できるようになり、半導体装置
の小型化、高集積化が実現できる。また、本発明のパッ
ド構造であれば、バンプなどの突起状電極をパッド表面
に形成する過程で生じる大きな機械的な応力を緩和でき
るので、パッド用金属やパッド下の絶縁膜を厚くする必
要がなくなり低コスト化にも寄与できる。また、応力緩
和のより半導体装置の信頼性が向上する。
【図１】（ａ）本発明の実施例１に係る半導体装置の平
面図、（ｂ）本発明の実施例１に係る半導体装置の断面
図である。
面図、（ｂ）本発明の実施例１に係る半導体装置の断面
図である。
【図２】（ａ）本発明の実施例２に係る半導体装置の平
面図、（ｂ）本発明の実施例２に係る半導体装置の断面
図である。
面図、（ｂ）本発明の実施例２に係る半導体装置の断面
図である。
【図３】（ａ）本発明の実施例３に係る半導体装置の平
面図、（ｂ）本発明の実施例３に係る半導体装置の断面
図である。
面図、（ｂ）本発明の実施例３に係る半導体装置の断面
図である。
【図４】（ａ）従来の実施例に係る半導体装置の平面
図、（ｂ）従来の実施例に係る半導体装置の断面図であ
る。
図、（ｂ）従来の実施例に係る半導体装置の断面図であ
る。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ＋拡散層 ６ 第１層間絶縁膜 ７ コンタクトホール ８ 第１配線 ９ 第２層間絶縁膜 １０ 第１スルーホール １１ 第２配線 １２ 第３層間絶縁膜 １３ 第２スルーホール １４ 第３配線 １５ パッシベーション膜 １６ パッド開口部 １７ パッド部 １８ バリアメタル １９ バンプ電極
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｅ 21/82 Ｐ Ｆターム(参考） 5F033 HH07 HH08 HH13 HH17 HH18 HH23 HH33 JJ01 JJ08 JJ18 JJ23 JJ33 KK01 KK04 KK08 KK18 KK23 KK33 LL04 MM08 MM21 MM26 PP15 QQ08 QQ09 QQ31 QQ37 RR04 RR06 RR15 SS11 SS15 VV07 XX01 XX19 5F038 AV06 BE07 CA10 CD18 EZ14 EZ20 5F064 CC09 DD42 EE23 EE33 EE34
Claims (4)
- 【請求項１】 半導体基板の能動素子を含む素子領域上
の外部接続用端子表面に凹凸を有することを特徴とする
半導体装置。 - 【請求項２】 前記凹凸が、前記外部接続用端子の下層
に格子状に形成された金属配線層によって形成されてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記凹凸が、前記外部接続用端子とその
下層に形成された金属配線層との間に設けた複数のスル
ーホールによって形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】 前記外部接続端子の上に突起状電極を設
けることを特徴とする請求項２または請求項３記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124853A JP2002319587A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001124853A JP2002319587A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319587A true JP2002319587A (ja) | 2002-10-31 |
Family
ID=18974166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001124853A Pending JP2002319587A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319587A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183917A (ja) * | 2003-12-19 | 2005-07-07 | Hynix Semiconductor Inc | シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 |
| JP2006100530A (ja) * | 2004-09-29 | 2006-04-13 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2006156937A (ja) * | 2004-09-28 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2006253355A (ja) * | 2005-03-10 | 2006-09-21 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| KR100746446B1 (ko) | 2005-07-19 | 2007-08-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| KR100750446B1 (ko) * | 2005-06-23 | 2007-08-22 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| JP2007273547A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | 半導体素子及び半導体装置 |
| JP2008066760A (ja) * | 2007-11-27 | 2008-03-21 | Seiko Epson Corp | 半導体装置 |
| JP2008235786A (ja) * | 2007-03-23 | 2008-10-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2008235583A (ja) * | 2007-03-20 | 2008-10-02 | Rohm Co Ltd | 半導体集積回路装置 |
| CN100456466C (zh) * | 2005-07-13 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置 |
| US7629689B2 (en) | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
| US7755195B2 (en) | 2005-09-16 | 2010-07-13 | Ricoh Company, Ltd. | Semiconductor apparatus integrating an electrical device under an electrode pad |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| JP2010263219A (ja) * | 2009-05-08 | 2010-11-18 | Taiwan Semiconductor Manufacturing Co Ltd | バンプパッド構造及びその製造方法 |
| KR101027342B1 (ko) | 2007-09-10 | 2011-04-11 | 주식회사 하이닉스반도체 | 입출력 패드로부터 고전류 유입을 방지하는 반도체 장치 및그의 고전류 유입 방지 회로 |
| US8614513B2 (en) | 2006-05-02 | 2013-12-24 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| JP2019083296A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置 |
| JP2022053101A (ja) * | 2020-09-24 | 2022-04-05 | 株式会社東芝 | 半導体装置 |
-
2001
- 2001-04-23 JP JP2001124853A patent/JP2002319587A/ja active Pending
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183917A (ja) * | 2003-12-19 | 2005-07-07 | Hynix Semiconductor Inc | シリコン窒化膜のストレスを防止及び緩衝できるパッド構造を備えた半導体装置 |
| US7629689B2 (en) | 2004-01-22 | 2009-12-08 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having connection pads over active elements |
| JP2006156937A (ja) * | 2004-09-28 | 2006-06-15 | Rohm Co Ltd | 半導体装置 |
| JP2006100530A (ja) * | 2004-09-29 | 2006-04-13 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP4604633B2 (ja) * | 2004-09-29 | 2011-01-05 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP4606145B2 (ja) * | 2004-12-09 | 2011-01-05 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US7598612B2 (en) | 2004-12-09 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
| JP2006253355A (ja) * | 2005-03-10 | 2006-09-21 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| US7598569B2 (en) | 2005-06-23 | 2009-10-06 | Seiko Epson Corporation | Semiconductor device |
| KR100750446B1 (ko) * | 2005-06-23 | 2007-08-22 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US7649260B2 (en) | 2005-07-06 | 2010-01-19 | Seiko Epson Corporation | Semiconductor device |
| US7777334B2 (en) | 2005-07-06 | 2010-08-17 | Seiko Epson Corporation | Semiconductor device having active element formation region provided under a bump pad |
| CN100456466C (zh) * | 2005-07-13 | 2009-01-28 | 精工爱普生株式会社 | 半导体装置 |
| US8878365B2 (en) | 2005-07-13 | 2014-11-04 | Seiko Epson Corporation | Semiconductor device having a conductive layer reliably formed under an electrode pad |
| US8441125B2 (en) | 2005-07-19 | 2013-05-14 | Seiko Epson Corporation | Semiconductor device |
| US7936064B2 (en) | 2005-07-19 | 2011-05-03 | Seiko Epson Corporation | Semiconductor device |
| KR100746446B1 (ko) | 2005-07-19 | 2007-08-03 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US7755195B2 (en) | 2005-09-16 | 2010-07-13 | Ricoh Company, Ltd. | Semiconductor apparatus integrating an electrical device under an electrode pad |
| JP2007273547A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | 半導体素子及び半導体装置 |
| US10103120B2 (en) | 2006-05-02 | 2018-10-16 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US9842821B2 (en) | 2006-05-02 | 2017-12-12 | Seiko Epson Corporation | Semiconductor device including semiconductor chip, wiring, conductive material, and contact part |
| US10658325B2 (en) | 2006-05-02 | 2020-05-19 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US8614513B2 (en) | 2006-05-02 | 2013-12-24 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US8742601B2 (en) | 2006-05-02 | 2014-06-03 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US9515043B2 (en) | 2006-05-02 | 2016-12-06 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US8952554B2 (en) | 2006-05-02 | 2015-02-10 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US9093334B2 (en) | 2006-05-02 | 2015-07-28 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| US9331039B2 (en) | 2006-05-02 | 2016-05-03 | Seiko Epson Corporation | Semiconductor device including a buffer layer structure for reducing stress |
| JP2008235583A (ja) * | 2007-03-20 | 2008-10-02 | Rohm Co Ltd | 半導体集積回路装置 |
| JP2008235786A (ja) * | 2007-03-23 | 2008-10-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR101027342B1 (ko) | 2007-09-10 | 2011-04-11 | 주식회사 하이닉스반도체 | 입출력 패드로부터 고전류 유입을 방지하는 반도체 장치 및그의 고전류 유입 방지 회로 |
| JP2008066760A (ja) * | 2007-11-27 | 2008-03-21 | Seiko Epson Corp | 半導体装置 |
| JP2010263219A (ja) * | 2009-05-08 | 2010-11-18 | Taiwan Semiconductor Manufacturing Co Ltd | バンプパッド構造及びその製造方法 |
| JP2019083296A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置 |
| JP7052293B2 (ja) | 2017-10-31 | 2022-04-12 | 株式会社デンソー | 半導体装置 |
| JP2022053101A (ja) * | 2020-09-24 | 2022-04-05 | 株式会社東芝 | 半導体装置 |
| JP7387567B2 (ja) | 2020-09-24 | 2023-11-28 | 株式会社東芝 | 半導体装置 |
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