JP2007273547A - 半導体素子及び半導体装置 - Google Patents

Abstract

【課題】フリップチップ方式の実装において配線基板との熱膨張差によって生じる応力を緩和することができる半導体素子及び該半導体素子を実装した半導体装置を提供する。
【解決手段】フリップチップ方式で実装される半導体素子１は、半導体基板２と、半導体基板上に形成された電極３と、電極３の上面の一部に露出面３ａを形成するように電極上に配された絶縁体のカバーコート膜４と、電極３の露出面３ａ及びカバーコート膜４上に形成された導電体の密着層５と、密着層５上に形成されたバンプ６と、を備える。電極３の露出面３ａの面積は、バンプ６と密着層５との接触面の外周によって形成される図形の面積に対して２０％〜５０％である。
【選択図】図１

Description

本発明は、フリップチップ方式で実装する半導体素子、及び該半導体素子を実装した半導体装置に関する。

半導体素子のベアチップ実装技術として、フリップチップ方式が知られている。フリップチップ方式においては、半導体素子は、電極上に形成したはんだバンプを介して実装基板に実装される。図１１に、フリップチップ形式で実装される半導体素子の電極部分の拡大断面図を示す。半導体素子２１は、半導体基板２２及び半導体基板２２上に形成された電極２３を有する。電極２３は、その上面の大部分を露出するように、側面及び上面の周縁をカバーコート膜２４によって覆われている。すなわち、カバーコート膜２４は、電極２３上に開口を有するように形成されている。電極２３及びカバーコート膜２４上には、カバーコート膜２４の開口に沿うように、密着層２５とバリアメタル層２８が重ねて形成されている。そして、はんだバンプ２９がバリアメタル層２８上に形成されている。このとき、カバーコート膜２４によって形成された電極２３上の開口面積は、電極２３とはんだバンプ２９間の強度を高くするために、より大きくなるように設計されている。

次に、半導体素子の製造方法を説明する。図１２に、半導体素子の製造方法を示す概略工程図を示す。まず、半導体基板２２の回路形成面上に電極２３を形成し、電極２３の側面及び上面の周縁をカバーコート膜２４で覆う（図１２（ａ））。次に、電極２３及びカバーコート膜２４上の全面にスパッタ法により密着層２５を形成する（図１２（ｂ））。次に、密着層２４上に、開口を有するめっきレジスト膜２７をフォトレジスト等を用いて形成する（図１２（ｃ））。次に、めっきレジスト膜２７の開口に、バリアメタル層２８及びバンプとなるはんだ層２９を電気メッキにて充填する（図１２（ｄ））。次に、めっきレジスト層２７をアッシング等により除去する。次に、はんだ層２９をマスクとして、密着層２５をエッチング除去する（図１２（ｅ））。最後に、半導体基板２２を加熱することではんだ層２９を溶融して、球状のはんだバンプ２９を形成する（図１２（ｆ））。

図１１に示すような構造を有する半導体素子は、例えば特許文献１及び特許文献２に開示されている。特許文献２に記載の半導体素子においては、柱状バンプの上面及び側面にキャップ膜及び濡れ帽子膜を形成して、搭載時に柱状バンプが初期の形成を保つように構成している。

特開２００２−２１７２２４号公報 特開２００３−２３４３６７号公報

図１３に、半導体素子をフリップチップ方式によって配線基板に実装した半導体装置の概略断面図を示す。図１３に示す半導体装置３１における半導体素子において、図１１に示す半導体素子２１との差異は、バンプに銅からなるバンプ２６を使用し、バリアメタル層２８を設けていないことである。半導体装置３１において、半導体素子と配線基板３２との間に熱膨張差による応力が生じるとき、例えば半導体素子を配線基板３２に実装する工程又はその後の組立工程時、特に温度変化や外的応力を受ける時、に半導体基板２２の層間絶縁膜２２ａにクラック３７が発生することがある。例えば、電極２３下部の層間絶縁膜２２ａに発生するクラック３７ａのようなクラックや層間絶縁膜２２ａの幅広い領域に亘って発生するクラック３７ｂのようなクラックがある。このようなクラック３７が発生する原因としては、以下の３つの原因が考えられる。

１つめの原因は、はんだ材料の鉛フリー化である。従来、フリップチップ方式の接続材料として、高融点はんだ（Ｐｂ９５％、Ｓｎ５％）等の鉛（Ｐｂ）を主成分とするはんだ材料が使用されていた。この鉛を主成分とするはんだ材料は、塑性変形するため、応力を受けてもクラックの発生を防止することができていた。しかしながら、近年、環境規制への対応として、製品における鉛フリー化は急務とされており、鉛を主成分とするはんだ材料から、鉛フリーのはんだ材料として錫（Ｓｎ）を主成分とするはんだ材料への移行が急速に進んでいる。この錫を主成分とするはんだ材料は、鉛を主成分とする材料と比べて硬く、変形しづらい。このため、錫を主成分とするはんだは、フリップチップ方式の実装時において、半導体素子と配線基板との熱膨張差によって生じる応力を緩和することができない。その結果、電極の下方にある層間絶縁膜にクラックが発生することになる。

２つめの原因は、層間絶縁膜のＬｏｗ−ｋ材料化である。従来、層間絶縁膜として、ＳｉＯＮ、ＳｉＯ_２等が使用されていた。しかしながら、半導体素子の微細化及び高性能化に伴い、隣接配線間の容量低減のために、層間絶縁膜を低誘電率材料にする必要が生じている。そこで、多孔質化により材料密度を下げて、層間絶縁膜の比誘電率の低下が図られている。この低誘電率層間絶縁膜（Ｌｏｗ−ｋ材料）は、多孔質構造のために強度が低い。そのため、半導体素子と配線基板との熱膨張差によって生じる応力がＬｏｗ−ｋ材料の層間絶縁膜にかかり、層間絶縁膜が破壊される。

３つめの原因は、柱状バンプとしての銅（Ｃｕ）の使用である。銅バンプは狭ピッチ化に有利である。しかしながら、銅は硬く変形しにくい材料である。例えば、特許文献１及び２に記載の半導体素子において、柱状バンプに銅を使用すると、１つめの原因と同様に、半導体素子と配線基板との熱膨張差によって生じる応力を柱状バンプの変形によって吸収することができない。その結果、柱状バンプ下の層間絶縁膜にクラックが発生することになる。

本発明は、フリップチップ方式の実装において配線基板との熱膨張差によって生じる応力を緩和することができる半導体素子及び該半導体素子を実装した半導体装置を提供する。

本発明の第１視点によれば、フリップチップ方式で実装される半導体素子であって、半導体基板と、半導体基板上に形成された電極と、電極の上面の一部に露出面を形成するように電極上に配された絶縁体のカバーコート膜と、電極の露出面及びカバーコート膜上に形成された導電体の密着層と、密着層上に形成されたバンプと、を備え、電極の露出面の面積は、バンプと密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％である半導体素子を提供する。

上記第１視点の好ましい形態によれば、バンプは、銅を主成分とする。

本発明の第２視点によれば、フリップチップ方式で実装される半導体素子であって、半導体基板と、半導体基板上に形成された電極と、電極の上面の一部に露出面を形成するように電極上に配された絶縁体のカバーコート膜と、電極の露出面及びカバーコート膜上に形成された導電体の密着層と、密着層上に形成されたバリアメタル層と、バリアメタル層上に形成されたバンプと、を備え、電極の露出面の面積は、バンプとバリアメタル層との接触面の外周によって形成される図形の面積に対して２０％〜５０％である半導体素子を提供する。

上記第２視点の好ましい形態によれば、バンプは錫を主成分とする。

上記第１視点及び第２視点の好ましい形態によれば、電極の露出面は、電極上に複数形成されており、電極の複数の露出面の合計面積が、バンプと密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％である。別の好ましい形態によれば、半導体基板の層間絶縁膜の比誘電率は、二酸化ケイ素の比誘電率よりも低い。

本発明の第３視点によれば、配線基板と、配線基板にフリップチップ方式で実装された半導体素子と、配線基板と半導体素子との間の間隙を封止するアンダーフィル樹脂と、を備え、配線基板は、半導体素子と電気的に接続するためのパッドを有し、半導体素子は、半導体基板と、半導体基板上に形成され、パッドと電気的に接続するための電極と、電極の上面の一部に露出面を形成するように電極上に配された絶縁体のカバーコート膜と、電極の露出面及びカバーコート膜上に形成された導電体の密着層と、密着層上に形成されたバンプと、を備え、パッドと電極とは、バンプを介して電気的に接続され、電極の露出面の面積は、バンプと密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％である半導体装置を提供する。

本発明の第４視点によれば、配線基板と、配線基板にフリップチップ方式で実装された半導体素子と、配線基板と半導体素子との間の間隙を封止するアンダーフィル樹脂と、を備え、配線基板は、半導体素子と電気的に接続するためのパッドを有し、半導体素子は、半導体基板と、半導体基板上に形成され、パッドと電気的に接続するための電極と、電極の上面の一部に露出面を形成するように電極上に配された絶縁体のカバーコート膜と、電極の露出面及びカバーコート膜上に形成された導電体の密着層と、密着層上に形成されたバリアメタル層と、バリアメタル層上に形成されたバンプと、を備え、パッドと電極とは、バンプを介して電気的に接続され、電極の露出面の面積は、バンプとバリアメタル層との接触面の外周によって形成される図形の面積に対して２０％〜５０％である半導体装置を提供する。

上記第３視点及び第４視点の好ましい形態によれば、半導体基板の層間絶縁膜の比誘電率は、二酸化ケイ素の比誘電率よりも低い。別の好ましい形態によれば、パッドとバンプとは、錫を主成分とするはんだによって接続されている。

本発明においては、カバーコート膜によって電極におけるバンプと電気的導通を形成するための面積が限られている。すなわち、電気的導通を形成しない部分の電極とバンプとの間にはカバーコート膜が介在されている。この本発明の構成によれば、電極上のカバーコート膜が緩衝材として作用する。そのため、半導体素子と配線基板との間に生じた熱膨張差による応力が電極側に掛かったとしてもカバーコート膜がこの応力を緩和することができる。したがって、電極の下部にある層間絶縁膜のクラックの発生を防止することができる。特に、錫を主成分とするはんだ、Ｌｏｗ−ｋ材料の層間絶縁膜、及び／又は銅を主成分とするバンプの使用時における層間絶縁膜の破壊を抑制することができる。

本発明の第１実施形態に係る半導体素子を説明する。図１に、本発明の第１実施形態に係る半導体素子の概略部分断面図を示す。半導体素子１は、集積回路を有する半導体基板２、半導体基板２上に形成され、配線基板（不図示）と電気的に接続するための電極３、電極３の側面（周縁）及び上面の一部を覆うカバーコート膜４、電極３及びカバーコート膜４上を覆う密着層５、及び密着層５上に形成され、電極３を配線基板と電気的に接続するためのバンプ６を有する。

カバーコート膜４は、複数の開口部４ａを有している。開口部４ａは、電極３の上面の一部を露出する複数の露出面３ａ形成している。本実施形態においては、カバーコート膜４は、電極３上に４つの円形の開口部４ａを有している。カバーコート膜４の材質としては、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_３Ｎ_４）、シリコン酸窒化膜（ＳｉＯＮ）、ポリイミド樹脂等を使用することができ、又はこれらの材質を組み合わせて使用してもよい。

密着層５は、開口部４ａの内面及び電極３の露出面３ａを含めて、電極３及びカバーコート膜４上に形成されている。密着層５の材質としては、チタン、窒化チタン、チタン／タングステン合金等のチタン合金、クロム、クロム／銅合金等のクロム合金、銅、及び金の単層又はこれらの金属の積層体を使用することができる。

例えば銅からなるバンプ６は、密着層５上に形成され、円柱形状を有している。バンプ６は、カバーコート膜４の開口部４ａと電極３の露出面３ａによって形成された凹部（すなわち密着層５によって形成された凹部５ａ）にも充填されている。図２に、密着層５との接触面側から見たバンプ６の部分斜視図を示す。バンプ６は、密着層５と接触する端面に、凹部５ａに嵌合する４つの凸部６ｂを有している。すなわち、バンプ６と電極３とは、この凸部６ｂを通じて電気的な導通がとられている。図２に示すバンプ６の端面の外周６ａは、バンプ６と密着層５とが接触する面（領域）の外周（輪郭）を示している。

図３に、電極３上面の外周（輪郭）、バンプ６と密着層５とが接触する面の外周（輪郭）６ａ、及び電極３の露出面３ａの外周（輪郭）を重ね合わせた投影図を示す。本発明においては、電極３の露出面３ａの合計面積（すなわちバンプ６の凸部６ｂが電極３と電気的導通をとるための領域）は、バンプ６と密着層５との接触面の外周６ａによって形成される図形の面積に対して、５０％以下であり、好ましくは２０％〜５０％、より好ましくは３０％〜４０％である。すなわち、図３においては、４つの円形露出面３ａの合計面積が、バンプ６の端面の外周６ａが形成する円形図形の面積に対して、５０％以下となっている。

このように、本発明においては、カバーコート層４によって形成される電極３の露出面３ａの面積を限定することにより、バンプ６と電極３との間の凸部６ｂ以外の部分には、カバーコート層４が介在することになる。これにより、半導体素子１を配線基板に実装した時に半導体素子と配線基板との間に熱膨張差による応力が生じたとしても、このカバーコート層４が、バンプ６を通じて電極３及び半導体基板２にかかる応力を吸収することができると考えられる。さらに、第１実施形態においては、電極３の露出面３ａを４箇所形成している。これにより、応力の作用点が分散されることになる。したがって、本発明によれば、配線基板への実装に錫を主成分とするはんだを使用すること、半導体基板の層間絶縁膜に、二酸化ケイ素よりも比誘電率が低い低誘電率膜を使用すること、又は銅を主成分とするバンプを使用することが可能になると共に、層間絶縁膜の破壊を防止することができる。

ここで、電極３の露出面３ａの面積割合が５０％を超えると、凸部６ｂから応力が掛かる面積が大きくなると共に、応力を吸収するカバーコート膜４量が少なくなる。そのため、層間絶縁膜に破損が生じやすくなる。一方、面積割合が２０％未満になると、バンプ６と電極３間の抵抗が増大すると共に、バンプ６と電極３（密着層５）間の機械的強度が低下することになる。

第１実施形態のおいては、４つの露出面３ａ（開口部４ａ）を有する形態を示した。しかしながら、露出面３ａの数、すなわちバンプ６の凸部６ｂの数、は、電極３上に開口部４ａを形成可能な数であればいくつでもよい。例えば、図４に示すように、９つの露出面３ａを有するような形態でもよい。また、第１実施形態においては、露出面３ａの形状は円形となっている。しかしながら、露出面３ａの形状は、楕円、多角形等いずれの形状でもよい。また、当然に各露出面３ａが同じ形状である必要はない。また、複数の露出面３ａの配置は、電気的接続信頼性の確保が可能であればどのような配置でもよい。電極３にかかる応力を考慮するのであれば、露出面３ａの配置は、電極の中心を基準として対称（線対称、点対称）になると好ましい。

次に、第１実施形態に係る半導体素子の製造方法について説明する。図５に、第１実施形態に係る半導体素子の製造方法を説明するための概略工程図を示す。まず、回路形成面上に電極３が形成されている半導体基板２（図５（ａ））において、電極３を覆うようにカバーコート膜４を形成する（図５（ｂ））。次に、例えばフォトリソグラフィ法を用いて、４つの円形露出面３ａが電極３上面に露出するようにカバーコート膜４に開口部４ａを形成する（図５（ｃ））。次に、例えばスパッタ法を用いて、電極３の露出面３ａ及びカバーコート膜４上（すなわち半導体基板２の回路形成面上の全面）に密着層５を形成する（図５（ｄ））。次に、フォトレジスト技術を用いて、バンプ６の型となるめっきレジスト膜７を密着層５上に形成する（図５（ｅ））。次に、電解めっきにより、めっきレジスト膜７によって形成された開口にバンプ６を形成する（図５（ｆ））。次に、めっきレジスト膜７を例えばアッシングにより除去する。最後に、バンプ６外部の密着層５をバンプ６をマスクとしてエッチング除去する（図５（ｇ））。

以上に示す製造方法によれば、電極３の露出面３ａの面積割合は、カバーコート膜４に形成する開口部４ａの大きさ及び数、並びにめっきレジスト膜７によって形成する開口の大きさに依存することになる。

次に、本発明の第２実施形態に係る半導体素子を説明する。図６に、第２実施形態に係る半導体素子の概略部分断面図を示す。第１実施形態に係る半導体素子においては、バンプ６と電極３とが電気的導通をとる箇所（すなわち開口部４ａないし露出面３ａ）は複数あったが、本実施形態においては、１箇所でバンプ６と電極３とを電気的に接続している。すなわち、電極３の露出面３ａ（カバーコート膜４の開口部４ａ）を１箇所に形成している。 図７に、電極３上面の外周（輪郭）、バンプ６と密着層５とが接触する面の外周（輪郭）６ａ、及び電極３の露出面３ａの外周（輪郭）を重ね合わせた投影図を示す。電極３の露出面３ａが１箇所であっても、電極３の露出面３ａの面積は、バンプ６の接触面の外周６ａが形成する図形の面積に対して、好ましくは２０％〜５０％、より好ましくは３０％〜４０％である。

第２実施形態は、バンプ６のサイズが微細であるときに有効である。バンプ６が微細であるときにカバーコート膜４に複数の開口部４ａを形成すると、電極３の露出面３ａの割合が２０％〜５０％になるようにするため、各開口部４ａの大きさも小さくしなければならない。そのため、開口部４ａの形成には高い精度が要求されることになる。それに対し、本実施形態においては、カバーコート膜４に形成する開口部４ａは１箇所であるので、第１実施形態と比べて開口部４ａを大きくすることができる。したがって、開口部４ａの形成が容易になる。

次に、本発明の第３実施形態に係る半導体素子を説明する。図８に、第３実施形態に係る半導体素子の概略部分断面図を示す。第１実施形態及び第２実施形態に係る半導体素子においては、バンプ６は密着層５上に形成されているが、本実施形態においては、バンプ９は、密着層５上に形成されたバリアメタル層８上に形成されている。言い換えれば、第１実施形態及び第２実施形態においては、銅からなるバンプ６を使用するが、本実施形態においては、錫を主成分としたバンプ９、例えばＳｎ−Ａｇ系はんだからなるバンプ、を使用することができる。バリアメタル層８を形成する本実施形態においても、電極３の露出面３ａの面積は、バンプ９とバリアメタル層８との接触面の外周（輪郭）によって形成される図形の面積に対して、好ましくは２０％〜５０％、より好ましくは３０％〜４０％である。

第３実施形態において、バリアメタル層８を形成するのは、錫を主成分とするバンプ９が密着層５に拡散して、密着層５と合金を形成するのを防止するためである。このように形成された合金は、硬く脆い性質を有するため、バンプ９と電極３間の接続信頼性を低下させる。そのため、バリアメタル層８は、錫が拡散しにくいニッケル等の金属で形成すると好ましい。錫バンプは銅バンプより軟らかいので、バンプ９に錫を主成分とするものを使用すれば、半導体素子１と配線基板との熱膨張差によって生じる応力をバンプ９の変形によって低減させることができる。これにより、第３実施形態によれば、本発明の効果と合わせて、半導体基板２の保護効果をさらに向上させることができる。

本発明の第３実施形態に係る半導体素子の製造方法を説明する。図９に、第３実施形態に係る半導体素子の製造方法を説明するための工程図を示す。本実施形態に係る半導体素子の製造方法は、図５に示す第１実施形態の製造方法とめっきレジスト膜７の形成まで同様である（図９（ａ）〜（ｅ））。めっきレジスト膜７を形成後、めっきレジスト膜７をマスクとして、バリアメタル層８をめっき法によって形成する（図９（ｆ））。さらに、めっきレジスト膜７をマスクとして、バリアメタル層８上に錫を主成分とするバンプ９をめっき法によって形成する（図９（ｇ））。次に、めっきレジスト膜７を例えばアッシングで除去する。次に、バンプ外部にある密着層５をバンプ９をマスクとしてエッチングにより除去する（図９（ｈ））。最後に、半導体基板２を加熱処理することによってバンプ９を溶融して、球状のバンプ９を形成する（図（ｉ））。

以上では、錫を主成分とするバンプ９を電気めっき法により形成する方法を説明したが、別の方法として、錫を主成分とするはんだボールの搭載又ははんだの印刷によってはんだを供給した後、はんだを溶融してバンプを形成することもできる。

次に、本発明の第４実施形態に係る半導体装置を説明する。図１０に、第４実施形態に係る半導体装置の概略断面図を示す。半導体装置１１は、第１実施形態に係る半導体素子１を配線基板１２にフリップチップ方式で実装したものである。配線基板１２のパッド１３は、半導体素子１の電極３と対向する位置に形成されている。各電極３と各パッド１３とがはんだ１５を介して接続されることで、半導体素子１と配線基板１２とは電気的に接続される。半導体素子１と配線基板１２との間の間隙は、アンダーフィル樹脂１６によって封止されている。

パッド１３とバンプ６との接続は、パッド１３上にはんだ１５を供給し、はんだ１５とバンプ６とを接続することで形成することができる。また、バンプ６表面にはんだ１５を供給する場合は、パッド１３上に金めっきを施すことや銅バンプ６表面をフラックス処理することができる。また、半導体素子１と配線基板１２とをローカルリフロー方式により実装することで、はんだ１５間のスタンドオフを確保することが可能となる。その他に、半導体素子１と配線基板１２とは拡散接合技術で実装することも可能である。この場合、バンプ６の表面を平坦化処理し、バンプ６の表面及び／又はパッド１３の表面に金めっき又ははんだめっきを施して、金めっき同士、銅とはんだめっき、又ははんだめっき同士の組み合わせで接合する。

ここで、半導体装置１１における各電極と各バンプの導通面積は限定されている。すなわち、カバーコート膜４の開口部によって形成された各電極３の露出面の面積は、各バンプ６と各密着層５との接触面の外周によって形成された図形の面積に対して、好ましくは２０％〜５０％、より好ましくは３０％〜４０％になっている。図１０に示すように、配列する複数の電極３において密着層５との間にカバーコート膜４を介在させることによって、半導体基板２の層間絶縁膜全体にかかる応力を低減することができる。これにより、広範囲にわたって発生するクラックを防止することができる。

第４実施形態に係る半導体装置においては、第１実施形態に係る半導体素子を有する半導体装置を示したが、第２実施形態及び第３実施形態に係る半導体素子も同様に実装することができる。

本発明の第１実施形態に係る半導体素子１を図５に示すような工程で製造した。はじめに、アルミニウム合金の配線層及び１２０μｍ角の電極３を有する半導体基板２上に厚さ６μｍのポリイミドのカバーコート膜４を形成した。次に、１つの電極３上に直径２１μｍの露出面３ａが電極３の中心を基準として７箇所形成されるように、フォトリソグラフィ法によりカバーコート膜４に開口部４ａを形成した。次に、半導体基板２の回路形成面上の全面に、チタン、銅の順に密着層５をスパッタ法により形成した。このとき、チタンの厚みは３０ｎｍ、銅の厚みは３００ｎｍであった。次に、フォトレジスト技術を用いて密着層５上にめっきレジスト膜７を形成した。次に、めっきレジスト膜７の開口中に、電気めっき法により直径約８８μｍ、高さ約７０μｍの銅のバンプ６を形成した。最後に、めっきレジスト膜７をアッシング除去し、バンプ６をマスクとして密着層５をエッチング除去した。これにより、密着層５の凹部５ａにバンプ６（銅）が充填され、電極３とバンプ６とは、露出面３ａ部分で接続された状態となった。また、電極３と密着層５間の露出面３ａ以外の部分には、カバーコート膜４が介在された状態となった。

ここで、カバーコート膜４によって形成された電極３の露出面３ａの合計面積を算出すると、約２４２３μｍ^３（＝１０．５^２×３．１４×７）である。また、バンプ６と密着層５との接触面の外周６ａが形成する図形の面積は、６０７９μｍ^３（＝４４^２×３．１４）である。よって、露出面３ａの面積割合は、約４０％であった。

この半導体素子１を用いて図１０に示すような半導体装置１１を作製した。まず、バンプ６とパッド１３とは、錫を主成分とするはんだを用いて接続した。その後、半導体素子１と配線基板１２との間にアンダーフィル樹脂１６を封入し硬化させた。この一連の半導体装置製造工程において、半装体素子１の電極３下部の層間絶縁膜にクラックの発生は認められなかった。

本発明の半導体素子及び半導体装置は、上記実施形態に限定されることなく、本発明の範囲内のものであれば、さらなる変更、変形及び改良を含むことができることは言うまでもない。

本発明の第１実施形態に係る半導体素子の概略部分断面図。 本発明の第１実施形態に係る半導体素子におけるバンプの部分斜視図。 本発明の第１実施形態に係る半導体素子における電極上面の外周、バンプと密着層とが接触する面の外周、及び電極の露出面の外周を重ね合わせた投影図。 図３に示す形態とは異なる形態の投影図。 本発明の第１実施形態に係る半導体素子の製造方法を示す概略工程図。 本発明の第２実施形態に係る半導体素子の概略部分断面図。 本発明の第２実施形態に係る半導体素子における電極上面の外周、バンプと密着層とが接触する面の外周、及び電極の露出面の外周を重ね合わせた投影図。 本発明の第３実施形態に係る半導体素子の概略部分断面図。 本発明の第３実施形態に係る半導体素子の製造方法を示す概略工程図。 本発明の第４実施形態に係る半導体装置の概略断面図。 背景技術に係る半導体素子の概略部分断面図。 背景技術に係る半導体素子の製造方法を示す概略工程図。 背景技術に係る半導体装置の概略断面図。

符号の説明

１ 半導体素子
２ 半導体基板
３ 電極
３ａ 露出面
４ カバーコート膜
４ａ 開口部
５ 密着層
５ａ 凹部
６ バンプ
６ａ 外周
６ｂ 凸部
７ めっきレジスト膜
８ バリアメタル層
９ バンプ
１１ 半導体装置
１２ 配線基板
１３ パッド
１４ ソルダーレジスト膜
１５ はんだ
１６ アンダーフィル樹脂
２１ 半導体素子
２２ 半導体基板
２２ａ 層間絶縁膜
２３ 電極
２４ カバーコート膜
２５ 密着層
２６ バンプ
２７ めっきレジスト膜
２８ バリアメタル層
２９ バンプ
３１ 半導体装置
３２ 配線基板
３３ パッド
３４ ソルダーレジスト膜
３５ はんだ
３６ アンダーフィル樹脂
３７ クラック

Claims (10)

1. フリップチップ方式で実装される半導体素子であって、
   半導体基板と、
   前記半導体基板上に形成された電極と、
   前記電極の上面の一部に露出面を形成するように前記電極上に配された絶縁体のカバーコート膜と、
   前記電極の前記露出面及び前記カバーコート膜上に形成された導電体の密着層と、
   前記密着層上に形成されたバンプと、を備え、
   前記電極の前記露出面の面積は、前記バンプと前記密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％であることを特徴とする半導体素子。
2. 前記バンプは、銅を主成分とすることを特徴とする請求項１に記載の半導体素子。
3. フリップチップ方式で実装される半導体素子であって、
   半導体基板と、
   前記半導体基板上に形成された電極と、
   前記電極の上面の一部に露出面を形成するように前記電極上に配された絶縁体のカバーコート膜と、
   前記電極の前記露出面及び前記カバーコート膜上に形成された導電体の密着層と、
   前記密着層上に形成されたバリアメタル層と、
   前記バリアメタル層上に形成されたバンプと、を備え、
   前記電極の前記露出面の面積は、前記バンプと前記バリアメタル層との接触面の外周によって形成される図形の面積に対して２０％〜５０％であることを特徴とする半導体素子。
4. 前記バンプは錫を主成分とすることを特徴とする請求項３に記載の半導体素子。
5. 前記電極の前記露出面は、前記電極上に複数形成されており、
   前記電極の複数の前記露出面の合計面積が、前記バンプと前記密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％であることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子。
6. 前記半導体基板の層間絶縁膜の比誘電率は、二酸化ケイ素の比誘電率よりも低いことを特徴とする請求項１〜５のいずれか一項に記載の半導体素子。
7. 配線基板と、
   前記配線基板にフリップチップ方式で実装された半導体素子と、
   前記配線基板と前記半導体素子との間の間隙を封止するアンダーフィル樹脂と、を備え、
   前記配線基板は、前記半導体素子と電気的に接続するためのパッドを有し、
   前記半導体素子は、半導体基板と、
   前記半導体基板上に形成され、前記パッドと電気的に接続するための電極と、
   前記電極の上面の一部に露出面を形成するように前記電極上に配された絶縁体のカバーコート膜と、
   前記電極の前記露出面及び前記カバーコート膜上に形成された導電体の密着層と、
   前記密着層上に形成されたバンプと、を備え、
   前記パッドと前記電極とは、前記バンプを介して電気的に接続され、
   前記電極の前記露出面の面積は、前記バンプと前記密着層との接触面の外周によって形成される図形の面積に対して２０％〜５０％であることを特徴とする半導体装置。
8. 配線基板と、
   前記配線基板にフリップチップ方式で実装された半導体素子と、
   前記配線基板と前記半導体素子との間の間隙を封止するアンダーフィル樹脂と、を備え、
   前記配線基板は、前記半導体素子と電気的に接続するためのパッドを有し、
   前記半導体素子は、半導体基板と、
   前記半導体基板上に形成され、前記パッドと電気的に接続するための電極と、
   前記電極の上面の一部に露出面を形成するように前記電極上に配された絶縁体のカバーコート膜と、
   前記電極の前記露出面及び前記カバーコート膜上に形成された導電体の密着層と、
   前記密着層上に形成されたバリアメタル層と、
   前記バリアメタル層上に形成されたバンプと、を備え、
   前記パッドと前記電極とは、前記バンプを介して電気的に接続され、
   前記電極の前記露出面の面積は、前記バンプと前記バリアメタル層との接触面の外周によって形成される図形の面積に対して２０％〜５０％であることを特徴とする半導体装置。
9. 前記半導体基板の層間絶縁膜の比誘電率は、二酸化ケイ素の比誘電率よりも低いことを特徴とする請求項７又は８に記載の半導体装置。
10. 前記バッドと前記バンプとは、錫を主成分とするはんだによって接続されていることを特徴とする請求項７〜９のいずれか一項に記載の半導体装置。
    
    

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