JP2010097999A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の生産性を高め、低コスト化を実現させる。
【解決手段】半導体装置１は、半導体基板１ｓ上に回路層１ｃｒを配置し、回路層１ｃｒ上に電極パッド１ｐｄを選択的に配置している。そして、電極パッド１ｐｄ上に、銅を主成分とする導電層１ｃを鍍金により形成している。更に、導電層１ｃの表面の酸化を防止するために、導電層１ｃの表面を耐熱性フラックス層１ｆにより被覆している。そして、このような導電層１ｃ、耐熱性フラックス層１ｆを備えた半導体装置１をマルチチップモジュールに搭載する。これにより、生産性が高く、低コストな半導体装置が実現する。
【選択図】図１
【解決手段】半導体装置１は、半導体基板１ｓ上に回路層１ｃｒを配置し、回路層１ｃｒ上に電極パッド１ｐｄを選択的に配置している。そして、電極パッド１ｐｄ上に、銅を主成分とする導電層１ｃを鍍金により形成している。更に、導電層１ｃの表面の酸化を防止するために、導電層１ｃの表面を耐熱性フラックス層１ｆにより被覆している。そして、このような導電層１ｃ、耐熱性フラックス層１ｆを備えた半導体装置１をマルチチップモジュールに搭載する。これにより、生産性が高く、低コストな半導体装置が実現する。
【選択図】図１
Description
本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置、及びそのような半導体装置の製造方法に関する。
薄型テレビ、携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
中でも、パワー半導体素子、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの電子部品間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
また、ワイヤボンディングレスで電子部品間の電気的な接続をする半田接合では、電極パッド上に金（Ａｕ）鍍金を施した半導体素子が用いられる（例えば、特許文献２，３参照）。このような半導体素子であれば、電極パッドの表面酸化が抑制され、半田接合では半田材の電極パッドに対する濡れ性が向上する。
特開２００３−２１８３０９号公報
特開２００５−０５１０８４号公報
特開２００３−１００８００号公報
しかしながら、上記の特許文献１で開示されたデバイスに於いては、複数の素子間、素子と配線間を多数のボンディングワイヤにて配線している。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
また、上記の特許文献２，３で開示された金鍍金は、貴金属であることからコストが高く、半導体装置のコスト高を招来してしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、生産性が高く、低コスト化が実現可能な半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
本発明はこのような点に鑑みてなされたものであり、生産性が高く、低コスト化が実現可能な半導体装置及び当該半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、半導体基板と、前記半導体基板上に配置された回路層と、前記回路層上に選択的に配置された電極パッドと、前記電極パッド上に配置された導電層と、前記導電層の表面を被覆するフラックス層と、を有することを特徴とする半導体装置が提供される。
また、支持基板と、前記支持基板の主面に選択的に配置された複数の第１の配線と、前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記支持基板に対向し、複数の第２の配線を選択的に配置した配線支持基材と、を有し、前記第１の半導体素子及び前記第２の半導体素子の電極パッド上に銅（Ｃｕ）を主成分とする導電層が設けられ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じ、前記電極パッド上に形成された前記導電層を介して、電気的に接続されていることを特徴とする半導体装置が提供される。
また、半導体基板の第１の主面に第１の主電極及び制御電極が配設された回路層を形成する工程と、前記回路層上に前記第１の主電極または前記制御電極に導通する電極パッドを選択的に配置する工程と、前記電極パッド上に導電層を配置する工程と、前記導電層の表面をフラックス層で被覆する工程と、前記第１の主面とは反対側の前記半導体基板の第２の主面を研磨する工程と、前記第２の主面に不純物を注入する工程と、前記半導体基板をアニール処理する工程と、前記半導体基板の前記第２の主面に第２の主電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
また、電極パッド上に銅（Ｃｕ）を主成分とする導電層を設け、前記導電層の表面をフラックス層で被覆した、第１の半導体素子並びに前記第１の半導体素子を制御する第２の半導体素子を準備する工程と、複数の第１の配線が選択的に配置された支持基板の主面に、少なくとも一つの前記第１の半導体素子並びに前記第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、少なくとも一つの前記第２の配線を通じ、前記電極パッド上に形成された前記導電層を介して、電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
上記手段によれば、生産性が高く、低コストな半導体装置が実現する。
以下、本実施の形態に係る半導体装置及び半導体装置の製造方法を、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部断面図である。この図には、半導体装置１の主面に配置された電極パッド１ｐｄの周囲の模式図が例示されている。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部断面図である。この図には、半導体装置１の主面に配置された電極パッド１ｐｄの周囲の模式図が例示されている。
半導体装置１にあっては、半導体基板１ｓ上に回路層１ｃｒが配置され、当該回路層１ｃｒ上に電極パッド１ｐｄが選択的に配置されている。
半導体基板１ｓは、半導体装置１が例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）素子ならば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）等を主成分とし、当該半導体基板１ｓ内に、ｎ型ドレイン層、ｐ型エミッタ層、ｎ型ベース層、ｎ＋型バッファ層、ｐ＋型層等が形成されている。
半導体基板１ｓは、半導体装置１が例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）素子ならば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）等を主成分とし、当該半導体基板１ｓ内に、ｎ型ドレイン層、ｐ型エミッタ層、ｎ型ベース層、ｎ＋型バッファ層、ｐ＋型層等が形成されている。
また、回路層１ｃｒ内には、制御電極層、或いは、主電極層（例えばエミッタ電極層）が引き回され、これらの電極層を被覆するように絶縁層が配設されている。
即ち、半導体基板１ｓ内の各層と回路層１ｃｒ内の配線により、ｐｎｐバイポーラとＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とが組になってＩＧＢＴ素子を構成している。
即ち、半導体基板１ｓ内の各層と回路層１ｃｒ内の配線により、ｐｎｐバイポーラとＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とが組になってＩＧＢＴ素子を構成している。
また、上述した電極パッド１ｐｄは、当該電極パッド１ｐｄ下に位置する回路層１ｃｒ内に配設された制御電極層、或いは主電極層に導通している。
例えば、電極パッド１ｐｄが回路層１ｃｒ内の制御電極層と導通しているならば、当該電極パッド１ｐｄは、制御電極用の電極パッドとして機能する。また、電極パッド１ｐｄが回路層１ｃｒ内の主電極層と導通しているならば、当該電極パッド１ｐｄは、主電極用の電極パッドとして機能する。尚、電極パッド１ｐｄの材質は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）を主成分とした金属が適用される。
例えば、電極パッド１ｐｄが回路層１ｃｒ内の制御電極層と導通しているならば、当該電極パッド１ｐｄは、制御電極用の電極パッドとして機能する。また、電極パッド１ｐｄが回路層１ｃｒ内の主電極層と導通しているならば、当該電極パッド１ｐｄは、主電極用の電極パッドとして機能する。尚、電極パッド１ｐｄの材質は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）を主成分とした金属が適用される。
また、半導体装置１にあっては、回路層１ｃｒ上に絶縁層１ｉを配置している。また、絶縁層１ｉには、電極パッド１ｐｄの表面の一部を表出させるように、電極パッド１ｐｄの表面にまで貫通する開口部１ｈを設けている。尚、絶縁層１ｉの材質は、例えば、酸化ケイ素（ＳｉＯ2）、窒化ケイ素（Ｓｉ3Ｎ4）等を主成分とする無機絶縁材、或いは、ポリイミド（ＰＩ）等を主成分とする有機絶縁材が適用される。
更に、半導体装置１にあっては、絶縁層１ｉから表出させた電極パッド１ｐｄの表面、及び開口部１ｈの内壁面並びに上端縁にかけて、連続するバリア層１ｂｒを配置している。
そして、バリア層１ｂｒの材質は、例えば、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）等の何れかを主成分とする金属、或いはこれらの金属の少なくとも２つを主成分とする合金が適用される。
このようなバリア層１ｂｒは、所謂、易酸化性金属であり、酸化され易い性質を有している。従って、バリア層１ｂｒと接触する被膜に自然酸化膜が形成されていたとしても、易酸化性金属が酸化物と結合し易いことから、当該被膜は、バリア層１ｂｒと強固に密着する。その結果、バリア層１ｂｒと接触する被膜は、バリア層１ｂｒから剥がれ難くなる。
また、このようなバリア層１ｂｒに於いては、前記金属、或いは前記合金で構成される単層構造である必要はなく、前記金属、前記合金を下層とし、その上層に、例えば、銅を主成分とする金属層を配置させた２層構造としてもよい。
また、半導体装置１にあっては、バリア層１ｂｒ上に、半田接合用の導電層（金属鍍金層）１ｃを形成している。このような導電層１ｃの材質は、例えば、安価な銅を主成分としている。そして、半導体装置１にあっては、導電層１ｃの表面酸化を抑制するために、導電層１ｃ上に耐熱性フラックス層１ｆを配置している。
尚、このようなバリア層１ｂｒ、導電層１ｃ及び耐熱性フラックス層１ｆの構造は、ＩＧＢＴ素子の表面側の制御電極、主電極（例えば、エミッタ電極）上に設けるだけに限らず、裏面側の主電極（例えば、コレクタ電極）側に設けてもよい。
また、前記構造は、ＩＧＢＴ素子の他、パワーＭＯＳＦＥＴ、ＦＷＤ（Free Wheeling Diode）素子、ＩＣ制御素子等の各電極上に配置してもよい。
次に、前記構造を備えた半導体装置１の製造工程について説明する。尚、以下の説明では、半導体装置１の一例として、縦型のＩＧＢＴ素子を例示する。また、以下の説明、図面には、図１に例示した部材と同一の部材には、同一の符号を付し、その詳細な説明については省略している。
次に、前記構造を備えた半導体装置１の製造工程について説明する。尚、以下の説明では、半導体装置１の一例として、縦型のＩＧＢＴ素子を例示する。また、以下の説明、図面には、図１に例示した部材と同一の部材には、同一の符号を付し、その詳細な説明については省略している。
図２乃至図５は第１の実施の形態に係る半導体装置の製造方法を説明するための要部断面図である。
先ず、図２（ａ）に例示するように、半導体基板１ｓに回路層１ｃｒを配置する。ここで、半導体基板１ｓは、ｎ型ベースの半導体基板であり、当該半導体基板内に、ｎ型ドレイン層、ｐ型エミッタ層が既に形成されている。また、回路層１ｃｒ内には、上述した如く、制御電極層、主電極層、或いは絶縁層が形成されている。
先ず、図２（ａ）に例示するように、半導体基板１ｓに回路層１ｃｒを配置する。ここで、半導体基板１ｓは、ｎ型ベースの半導体基板であり、当該半導体基板内に、ｎ型ドレイン層、ｐ型エミッタ層が既に形成されている。また、回路層１ｃｒ内には、上述した如く、制御電極層、主電極層、或いは絶縁層が形成されている。
続いて、回路層１ｃｒ上に制御電極層、或いは主電極層に導通する電極パッド１ｐｄを選択的に配置する。そして、電極パッド１ｐｄの上面及び側面を被覆するように、回路層１ｃｒ上に、絶縁層１ｉを配置する。
次に、、図２（ｂ）に例示するように、電極パッド１ｐｄ上の絶縁層１ｉに、電極パッド１ｐｄの表面を表出させるための開口部１ｈをエッチングにより設ける。
次に、図３（ａ）に例示するように、ベタ状のバリア層１ｂｒを、電極パッド１ｐｄの表面及び絶縁層１ｉの表面に、スパッタ法、或いはＣＶＤ（Chemical Vapor Deposition）法により形成する。
次に、図３（ａ）に例示するように、ベタ状のバリア層１ｂｒを、電極パッド１ｐｄの表面及び絶縁層１ｉの表面に、スパッタ法、或いはＣＶＤ（Chemical Vapor Deposition）法により形成する。
そして、図３（ｂ）に例示するように、レジスト層ＲＥをバリア層１ｂｒ上に選択的に配置する。
例えば、ペースト状のレジストをバリア層１ｂｒ上に塗布した後、プリベーク、露光、現像等を行って、電極パッド１ｐｄ上のバリア層１ｂｒが表出するように、選択的にレジスト層ＲＥを配置する。
例えば、ペースト状のレジストをバリア層１ｂｒ上に塗布した後、プリベーク、露光、現像等を行って、電極パッド１ｐｄ上のバリア層１ｂｒが表出するように、選択的にレジスト層ＲＥを配置する。
次に、図４（ａ）に例示するように、無電解鍍金処理を施して、レジスト層ＲＥから表出させたバリア層１ｂｒ上に、導電層１ｃを形成する。例えば、バリア層１ｂｒをシード層として、フラッシュ鍍金法により導電層１ｃを形成する。
このような導電層１ｃは、例えば、銅を主成分とし、貴金属である金に比べると、安価に製造することができる。例えば、金に代えて銅を用いると、導電層１ｃの価格コストとして、５０％以下のコストダウンを図ることができる。
そして、図４（ｂ）に例示するように、レジスト層ＲＥを除去し、レジスト層ＲＥの直下に配置されたバリア層１ｂｒを、エッチングにより除去する。更に、導電層１ｃの表面に形成した酸化膜を、塩酸溶液による洗浄を施すことにより除去する（図示しない）。
続いて、上記洗浄直後に、半導体基板１ｓ等を耐熱性フラックス溶液に浸漬して、導電層１ｃ上に耐熱性フラックス層１ｆを形成させる。
ここで、耐熱性フラックス層１ｆの材質は、例えば、イミダゾール化合物を主成分としている。このような成分の耐熱性フラックス層１ｆでは、例えば、導電層１ｃを構成する銅と金属錯体を形成し、密着力よく導電層１ｃ上に形成する。
ここで、耐熱性フラックス層１ｆの材質は、例えば、イミダゾール化合物を主成分としている。このような成分の耐熱性フラックス層１ｆでは、例えば、導電層１ｃを構成する銅と金属錯体を形成し、密着力よく導電層１ｃ上に形成する。
尚、耐熱性フラックス層１ｆは、絶縁体よりも金属に対し濡れ性がよいことから、半導体基板１ｓ全体を耐熱性フラックス溶液に浸漬しても、導電層１ｃ上のみに耐熱性フラックス層１ｆが選択的に形成する。尚、耐熱性フラックス溶液は、水（Ｈ2Ｏ）を溶媒とし、当該溶媒中にイミダゾール化合物が溶解している。また、溶媒中には、耐熱性フラックス層１ｆの造膜を促進するために、銅イオンを溶解させてもよい。
例えば、半導体基板１ｓ等を耐熱性フラックス溶液に浸漬させ、導電層１ｃ上に塗布された耐熱性フラックス層１ｆを乾燥させると、膜厚が０．２μｍ〜０．３μｍである耐熱性フラックス層１ｆが導電層１ｃ上に選択的に形成する。
次に、図５（ａ）に例示するように、半導体基板１ｓの裏面側に背面グラインド処理を施して、半導体基板１ｓが所定の厚みになるまで研磨する。
続いて、図５（ｂ）に例示するように、半導体基板１ｓの裏面側に、ｎ型不純物、ｐ型不純物の順にイオン注入を行う。そして、当該半導体基板１ｓ等を加熱処理器内に設置して、半導体基板１ｓにアニール処理を施す。これにより、半導体基板１ｓの裏面側に於いては、下層からｐ＋型層、ｎ＋型バッファ層で構成された領域１ｓａが形成する。
続いて、図５（ｂ）に例示するように、半導体基板１ｓの裏面側に、ｎ型不純物、ｐ型不純物の順にイオン注入を行う。そして、当該半導体基板１ｓ等を加熱処理器内に設置して、半導体基板１ｓにアニール処理を施す。これにより、半導体基板１ｓの裏面側に於いては、下層からｐ＋型層、ｎ＋型バッファ層で構成された領域１ｓａが形成する。
尚、上記アニール処理中には、耐熱性フラックス層１ｆの劣化、当該劣化を起因とする導電層１ｃの酸化を抑制するために、水素（Ｈ2）、窒素（Ｎ2）、或いは希ガス雰囲気で行ってもよい。また、半導体基板１ｓ等を加熱処理器内には設置せず、半導体基板１ｓの裏面側から、レーザー光を照射し、半導体基板１ｓの裏面側のみを局部的に加熱する処理（レーザーアニール）を施してもよい。
そして、アニール処理が完了したら、半導体基板１ｓの裏面側に、主電極（コレクタ電極）となる導電層（バックメタル層）１ｂｍを形成させる。導電層１ｂｍの材質は、例えば、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分としている。また、導電層１ｂｍの材質は、下層から、クロム（Ｃｒ）／銅（Ｃｕ）、チタン（Ｔｉ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）の２層構造であってもよい。また、導電層１ｂｍ表面には、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金、クロム（Ｃｒ）／銅（Ｃｕ）鍍金、ニッケル（Ｎｉ）／銅（Ｃｕ）鍍金、バナジウム（Ｖ）／銅（Ｃｕ）鍍金、チタン（Ｔｉ）／銅（Ｃｕ）鍍金、或いはクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の少なくとも２つを主成分とする合金／銅（Ｃｕ）鍍金が施してもよい。
このような製造工程により、半導体装置１が形成する。
尚、半導体基板１ｓ等を耐熱性フラックス溶液に浸漬する工程は、一回とは限らず、定期的に複数回実施してもよい。これにより、導電層１ｃ上に耐熱性フラックス層１ｆを形成させた後からは、導電層１ｃの表面が常時、耐熱性フラックス層１ｆで被覆されていることになる。
尚、半導体基板１ｓ等を耐熱性フラックス溶液に浸漬する工程は、一回とは限らず、定期的に複数回実施してもよい。これにより、導電層１ｃ上に耐熱性フラックス層１ｆを形成させた後からは、導電層１ｃの表面が常時、耐熱性フラックス層１ｆで被覆されていることになる。
また、当該耐熱性フラックス層１ｆを、より強固に保護するためには、耐熱性フラックス層１ｆを導電層１ｃ上に配置させた半導体基板１ｓ上に、カバーフィルム（樹脂フィルム）を貼り付けてもよい。例えば、ポリイミドを主成分とする耐熱性のカバーフィルムにより、耐熱性フラックス層１ｆを被覆してもよい。
また、耐熱性フラックス層１ｆの剥離が仮に発生した場合には、上述した塩酸溶液処理を施し、導電層１ｃの表面から酸化膜を除去して、再度、耐熱性フラックス層１ｆを導電層１ｃ上に塗布してもよい。
また、バリア層１ｂｒ、導電層１ｃ及び耐熱性フラックス層１ｆの構造は、導電層１ｂｍ側に設けてもよい。
このように、第１の実施の形態に於いては、銅を主成分とする導電層１ｃを鍍金で形成し、更に、当該導電層１ｃの表面酸化を抑制するために、導電層１ｃの表面を耐熱性フラックス層１ｆで被覆している。
このように、第１の実施の形態に於いては、銅を主成分とする導電層１ｃを鍍金で形成し、更に、当該導電層１ｃの表面酸化を抑制するために、導電層１ｃの表面を耐熱性フラックス層１ｆで被覆している。
これにより、半導体装置１の低コスト化が実現する。
また、半導体装置１にあっては、導電層１ｃの表面が耐熱性フラックス層１ｆで保護され、導電層１ｃの表面酸化が抑制されている。また、導電層１ｃ上に、耐熱性フラックス層１ｆが形成されていることから、リフロー処理中に於いても、導電層１ｃ及び半田材の酸化が抑制される。
また、半導体装置１にあっては、導電層１ｃの表面が耐熱性フラックス層１ｆで保護され、導電層１ｃの表面酸化が抑制されている。また、導電層１ｃ上に、耐熱性フラックス層１ｆが形成されていることから、リフロー処理中に於いても、導電層１ｃ及び半田材の酸化が抑制される。
このように、半導体装置１に半田接合を施す際には、半田材の導電層１ｃに対する濡れ性、密着性が格段に向上する。
また、電極パッド１ｐｄと導電層１ｃとの間に、バリア層１ｂｒが形成されていることから、電極パッド１ｐｄと導電層１ｃとが強固に密着している。
また、電極パッド１ｐｄと導電層１ｃとの間に、バリア層１ｂｒが形成されていることから、電極パッド１ｐｄと導電層１ｃとが強固に密着している。
即ち、半導体装置１にあっては、半田材と導電層１ｃとが強固に密着すると共に、導電層１ｃと電極パッド１ｐｄとが強固に密着している。これにより、信頼性の高い半導体装置が実現する。
＜第２の実施の形態＞
次に、上述したバリア層１ｂｒ、導電層１ｃ及び耐熱性フラックス層１ｆを配置した半導体装置（半導体チップ）を複数個搭載したマルチチップモジュールについて説明する。
次に、上述したバリア層１ｂｒ、導電層１ｃ及び耐熱性フラックス層１ｆを配置した半導体装置（半導体チップ）を複数個搭載したマルチチップモジュールについて説明する。
図６は第２の実施の形態に係る半導体装置の要部図である。ここで、図６（ａ）には、マルチチップモジュールの上面が示され、図６（ｂ）には、図６（ａ）のａ−ｂ位置に於けるマルチチップモジュールの断面が示されている。
図示するように、半導体装置１Ｍａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが略並列状に配置され、夫々のキャビティ１０ａ内に、例えば、鉛フリーの半田（錫（Ｓｎ）−銀（Ａｇ）系半田）層１１を介して、第１の半導体素子２０ａ，２０ｂと、第２の半導体素子２１が実装されている。そして、半導体素子２０ａ，２０ｂ，２１の電極パッドの表面には、図１に例示するバリア層１ｂｒ、導電層１ｃが配置されている（図示しない）。また、当該導電層１ｃは、半導体素子２０ａ，２０ｂ，２１を支持基板１０上に実装する前に於いて、その表面が耐熱性フラックス層１ｆで保護されている（図示しない）。
また、支持基板１０に於いては、電極層、配線層及び樹脂層が多層構造となって積層された、所謂プリント配線板（回路基板）が適用されている。そして、当該樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が適用される。
また、このような支持基板１０は、上記のプリント配線板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ケイ素（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主成分とするセラミック配線板を用いてもよい。
また、ウエハプロセスにて半導体装置１Ｍａを作製する場合には、その母材であるシリコンウエハを基材としたシリコン配線板を支持基板としてもよい。
また、図６（ｂ）に例示する如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、図６（ｂ）に例示する如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、半導体素子２０ａ，２０ｂは、例えば、縦型のパワー半導体素子が適用される。具体的には、一方の主面（上面側）に、主電極（例えば、エミッタ電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、コレクタ電極）を配設したＩＧＢＴ素子が該当する。或いは、当該ＩＧＢＴ素子に代わる素子として、パワーＭＯＳＦＥＴ素子を用いてもよい。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのスイッチング等を制御する。
尚、半導体装置１Ｍａに搭載する半導体素子の数は、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、ＩＧＢＴ素子等）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
また、半導体装置１Ｍａにあっては、半導体素子２０ａ，２０ｂ，２１が実装されていない支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１２が複数個、選択的に配置されている。これらの配線１２は、例えば、銅を主成分としている。そして、当該配線１２に対向するように、所定の形状に加工された配線支持基材（ベースフィルム）３０が支持基板１０上に配置されている。
ここで、配線支持基材３０は、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。
また、半導体装置１Ｍａにあっては、当該配線支持基材３０上に、更に、導電性パターン（導体接続子）４０で構成された配線が複数個、選択的に配置されている。これらの導電性パターン４０は、例えば、銅を主成分としている。
そして、これらの導電性パターン４０の配置により、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を通じて、電気的に接続されている。或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士が、導電性パターン４０を通じて、電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、鉛フリー半田で構成された半田層１３が適用されている。
更に、半導体装置１Ｍａにあっては、支持基板１０の端部に於いて、夫々の配線１２から電極端子１２ａが延出され、夫々の電極端子１２ａに導通する棒状の入出力端子５０（材質は銅）が複数個、設けられている。
更に、半導体装置１Ｍａにあっては、支持基板１０の端部に於いて、夫々の配線１２から電極端子１２ａが延出され、夫々の電極端子１２ａに導通する棒状の入出力端子５０（材質は銅）が複数個、設けられている。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、トランスファモールド法にて形成されたエポキシ系の樹脂６０により完全に封止されている。
また、このような樹脂６０は、トランスファモールド法以外にも、ポッティング法、ディッピング法、キャスティング法、或いは流動浸漬手法の何れか一つの方法にて形成してもよい。更に、当該樹脂６０中には、アルミナまたは酸化ケイ素で構成された無機フィラーを含浸させてもよい。
尚、図６（ａ）に於いては、半導体装置１Ｍａの内部の構造を明確にするために、樹脂６０を表示していない。
このような構成により、半導体装置１Ｍａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
このような構成により、半導体装置１Ｍａは、コンパクト形状且つ低価格ながらマルチチップパワーデバイスとして機能することができる。
続いて、図６に例示する半導体装置１Ｍａの構造をより詳細に説明するために、半導体装置１Ｍａの断面を拡大させた図を用いて、当該半導体装置１Ｍａの構造を説明する。
尚、以下に例示する全ての図に於いては、図６と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
尚、以下に例示する全ての図に於いては、図６と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図７は第２の実施の形態に係る半導体装置の要部断面模式図である。尚、図７には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置１Ｍａの一部を拡大させた図が示されている。
上述したように、半導体装置１Ｍａにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導体パッド１４ａ，１４ｂが選択的に配置されている。例えば、半導体装置１Ｍａでは、導体パッド１４ａ，１４ｂの主面が夫々のキャビティ１０ａの底面を構成する。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、支持基板１０内には、導体パッド１４ａ，１４ｂが選択的に配置されている。例えば、半導体装置１Ｍａでは、導体パッド１４ａ，１４ｂの主面が夫々のキャビティ１０ａの底面を構成する。
このような導体パッド１４ａ，１４ｂは、支持基板１０内に配設された図示しない配線、ビア等に導通し、更に、当該配線等を通じて、入出力端子５０等との電気的接続が確保されている。
そして、導体パッド１４ａ，１４ｂ上には、半田層１１を介して、半導体素子２０ａ，２１が実装されている。
従って、半導体素子２０ａは、その下面側のコレクタ電極と導体パッド１４ａとが半田層１１を介して電気的に接続されている。
従って、半導体素子２０ａは、その下面側のコレクタ電極と導体パッド１４ａとが半田層１１を介して電気的に接続されている。
また、制御用ＩＣチップである半導体素子２１に於いても、その上下の主面に電極が配設されている場合には、当該下面側の電極と導体パッド１４ｂとが半田層１１を介して電気的に接続されている。但し、半導体素子２１に於いて、その両主面に電極が配設されていない場合には、当該導体パッド１４ｂは必ずしも設ける必要はない。
また、導体パッド１４ａ，１４ｂに於いては、その主面の面積が可能な限り広くなるように、支持基板１０内に配置されている。そして、半導体素子２０ａ，２１間のノイズの影響（干渉）を抑制するために、導体パッド１４ａ，１４ｂ間を離隔させ、その距離ｄを０．２〜３ｍｍとしている。この場合、ｄが極端に小さいと、隣接するキャビティ１０ａ同士が結合する可能性がある。従って、ｄの下限を０．２ｍｍとしている。また、実装密度を減少させないためには、ｄの上限を３ｍｍとするのが望ましい。尚、パワー半導体素子を収容するキャビティ１０ａ間では、パワー半導体素子間の絶縁性を確保するために、ｄの下限を０．５ｍｍとするのが望ましい。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の上面には、配線１２Ａ〜１２Ｄが複数個、選択的に配置されている。そして、配線１２Ａ〜１２Ｄ上には、所定の形状に加工された配線支持基材３０が支持基板１０に対向するように配置されている。
更に、半導体装置１Ｍａにあっては、配線支持基材３０上に、導電性パターン４０が配設されている。そして、導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２Ｂとが、導電性パターン４０を通じて電気的に接続されている。また、別の導電性パターン４０の配置により、半導体素子２１の上面に配設された電極パッド２１ｐと配線１２Ｃ、電極パッド２１ｐと配線１２Ｄとが、夫々、導電性パターン４０を通じて電気的に接続されている。また、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
尚、半導体素子２０ａの電極パッド２０ａｐの表面及びコレクタ電極の表面、半導体素子２１の電極パッド２１ｐの表面には、図１に例示するバリア層１ｂｒ、導電層１ｃが配置されている（図示しない）。また、半導体素子２０ａ，２０ｂ，２１を支持基板１０上に実装する前に於いては、夫々の導電層１ｃの表面が耐熱性フラックス層１ｆで保護されている（図示しない）。
また、半導体装置１Ｍａにあっては、キャビティ１０ａの深さを調整することにより、電極パッド２０ａｐ，２１ｐの上面と、配線１２Ａ〜１２Ｄの上面とが略同一の高さになるように構成されている。
次に、上記の半導体装置１Ｍａを構成する各部の特徴的な構造について説明する。
最初に、配線支持基材３０と、配線支持基材３０上に選択的に配置された導電性パターン４０について説明する。
最初に、配線支持基材３０と、配線支持基材３０上に選択的に配置された導電性パターン４０について説明する。
図８は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図８では、図６（ａ）に例示した半導体装置１Ｍａを上方から眺めた場合の配線支持基材３０並びに導電性パターン４０の状態が示されている。
図示するように、所定の形状に加工された配線支持基材３０上に、導電性パターン４０が接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性パターン４０は、５ｍｍ以下の厚み及び線幅を有している。
また、配線支持基材３０の中央部には、貫通孔３０ａが設けられている。この貫通孔３０ａの下方に、図６または図７で例示した半導体素子２１が位置する。
また、夫々の導電性パターン４０に於いては、その両端が配線支持基材３０の主面から延出した延出部（フィンガー部）４０ａを備えている。そして、当該延出部４０ａの下方（図の奥方向）には、被接合体である電極パッド、配線が位置する。
また、夫々の導電性パターン４０に於いては、その両端が配線支持基材３０の主面から延出した延出部（フィンガー部）４０ａを備えている。そして、当該延出部４０ａの下方（図の奥方向）には、被接合体である電極パッド、配線が位置する。
このような構造であれば、導電性パターン４０が配設された配線支持基材３０を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子の位置に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性パターン４０を通じて、一括して電気的に接続させることができる（後述）。
また、このような延出部４０ａには、鍍金層が被覆されている。この状態を、図９を用いて説明する。
図９は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図９では、図８に例示した配線支持基材３０並びに導電性パターン４０を裏面側から眺めた図が示されている。また、図９（ａ）には、その全体図が示され、図９（ｂ）には、図９（ａ）のａ−ｂ位置に於ける断面が示されている。
図９は配線支持基材上に選択的に配置した導電性パターンの要部図である。ここで、図９では、図８に例示した配線支持基材３０並びに導電性パターン４０を裏面側から眺めた図が示されている。また、図９（ａ）には、その全体図が示され、図９（ｂ）には、図９（ａ）のａ−ｂ位置に於ける断面が示されている。
図示するように、配線支持基材３０には、導電性パターン４０が選択的に配置され、配線支持基材３０の主面から、導電性パターン４０の一部である延出部４０ａが延出している。そして、延出部４０ａの裏面側には、下層からニッケル（Ｎｉ）、金（Ａｕ）、または、ニッケル（Ｎｉ）、錫（Ｓｎ）の順にコーティングされた鍍金層４０ｇが形成している。
また、第２の実施の形態に於いては、鍍金層４０ｇの代わりに、上記耐熱性フラックス層１ｆを形成してもよい。
このような鍍金層４０ｇ或いは耐熱性フラックス層１ｆを設けることにより、導電性パターン４０の接合面の酸化が防止されている。これにより、半田付け後の接合部分の状態が良好になり、接合不良等が生じることはない。
このような鍍金層４０ｇ或いは耐熱性フラックス層１ｆを設けることにより、導電性パターン４０の接合面の酸化が防止されている。これにより、半田付け後の接合部分の状態が良好になり、接合不良等が生じることはない。
続いて、支持基板１０の端部に設けられた入出力端子５０の構造について説明する。
図１０は入出力端子の構造を説明するための要部図である。
図示するように、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている。そして、当該クリップ部５０ａは、支持基板１０の上下の主面に配設された配線１２に、鍍金層１２ｇ並びに半田層５１を介し、挟装された状態にある。
図１０は入出力端子の構造を説明するための要部図である。
図示するように、入出力端子５０は、その一端に、二股に分離するクリップ部５０ａを備えている。そして、当該クリップ部５０ａは、支持基板１０の上下の主面に配設された配線１２に、鍍金層１２ｇ並びに半田層５１を介し、挟装された状態にある。
このように、クリップ部５０ａを支持基板１０端に嵌め込み、クリップ部５０ａと配線１２とを鍍金層１２ｇを介し半田付けすることにより、入出力端子５０は、支持基板１０端に強固に支持されている。
更に、当該半田層５１に於いては、鍍金層１２ｇとクリップ部５０ａとの間隙に配置するのみではなく、クリップ部５０ａ端から、配線１２の一部にかけて、これらの部位を被覆するように形成されている。このような半田層５１の形成により、挟装状態の機械的強度が更に高くなる。
尚、鍍金層１２ｇは、その下層から、ニッケル、金、またはニッケル、錫の順にコーティングされた層である。また、当該鍍金層１２ｇに於いては、配線１２の主面に形成するほか、入出力端子５０側に形成させてもよい。また、鍍金層１２ｇの代わりに、上記耐熱性フラックス層１ｆを形成してもよい。
また、半導体装置１Ｍａに於いては、図１１に例示する構成を備えてもよい。
図１１は絶縁被膜を配置させた半導体装置を説明するための要部図である。
図示するように、隣接する配線１２Ｅと配線１２Ｆとの間に位置する支持基板１０の主面上、並びにこれらの配線１２Ｅ，１２Ｆの主面上の一部には、絶縁被膜６１が形成されている。但し、当該絶縁被膜６１に於いては、半田層１３と配線１２Ｅ，１２Ｆとの接合部分を除いた領域に形成させる。
図１１は絶縁被膜を配置させた半導体装置を説明するための要部図である。
図示するように、隣接する配線１２Ｅと配線１２Ｆとの間に位置する支持基板１０の主面上、並びにこれらの配線１２Ｅ，１２Ｆの主面上の一部には、絶縁被膜６１が形成されている。但し、当該絶縁被膜６１に於いては、半田層１３と配線１２Ｅ，１２Ｆとの接合部分を除いた領域に形成させる。
このような絶縁被膜６１が存在すると、リフロー処理によって半田層１３を形成する際に、溶融した半田材の流出をダム効果により抑制することができる。これにより、半田材による配線１２Ｅ，１２Ｆ間の短絡を確実に防止することができる。
＜第３の実施の形態＞
図１２は第３の実施の形態に係る半導体装置の要部断面模式図である。尚、以下に示す全ての図に於いては、第１、第２の実施の形態で例示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。また、この図１２には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置１Ｍｂの特徴的な形態を拡大させた図が示されている。
図１２は第３の実施の形態に係る半導体装置の要部断面模式図である。尚、以下に示す全ての図に於いては、第１、第２の実施の形態で例示した同一の部材には、同一の符号を付し、その説明の詳細については省略する。また、この図１２には、樹脂６０並びに入出力端子５０は、特に表示せず、半導体装置１Ｍｂの特徴的な形態を拡大させた図が示されている。
第３の実施の形態に係る半導体装置１Ｍｂにあっては、支持基板１０を基体とし、支持基板１０下に、放熱板１０ｈが固着されている。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａ，１４ｂが配置されている。但し、制御用ＩＣチップである半導体素子２１に於いては、その上下の主面に電極が配設されていない場合には、当該導体パッド１４ｂの配設は必ずしも必要ではない。
また、当該支持基板１０の所定の位置には、少なくとも一つのキャビティ１０ａが形成されている。そして、当該キャビティ１０ａ底には、その下地として、導体パッド１４ａ，１４ｂが配置されている。但し、制御用ＩＣチップである半導体素子２１に於いては、その上下の主面に電極が配設されていない場合には、当該導体パッド１４ｂの配設は必ずしも必要ではない。
また、半導体素子２０ａ，２１が実装されていない支持基板１０の主面（上面側）には、配線１２Ａ〜１２Ｄが複数個、選択的に配置されている。そして、配線１２Ａ〜１２Ｄ上には、導電性金属膜（金属膜）４１を下面側にパターン形成した配線支持基材３１が配置されている。尚、導電性金属膜４１の線幅は、５ｍｍ以下である。
そして、このような導電性金属膜４１の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２Ｂとが導電性金属膜４１を通じて、電気的に接続されている。また、半導体素子２１の上面に配設された電極パッド２１ｐと配線１２Ｃ、電極パッド２１ｐと配線１２Ｄとが夫々、導電性金属膜４１を通じて、電気的に接続されている。或いは、この図では図示されていないが、半導体素子２０ａの電極と、半導体素子２１の電極同士が、導電性金属膜４１を通じて電気的に接続されている。
尚、当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
続いて、配線支持基材３１と、配線支持基材３１の下面に選択的に配置した導電性金属膜４１の構成について詳細に説明する。
続いて、配線支持基材３１と、配線支持基材３１の下面に選択的に配置した導電性金属膜４１の構成について詳細に説明する。
図１３は配線支持基材上に選択的に配置した導電性金属膜の要部図である。ここで、図１３では、図１２に例示した半導体装置１Ｍｂを下方から眺めた場合の配線支持基材３０並びに導電性金属膜４１の状態が示されている。従って、図１３に於いては、配線支持基材３１の裏面側が示されている。
図示するように、所定の形状に加工された配線支持基材３１の主面（下面側）上に、導電性金属膜４１が、例えば、接着部材（図示しない）を介し、選択的に配置・支持されている。ここで、導電性金属膜４１は、銅、銀（Ａｇ）、金、アルミニウム（Ａｌ）またはこれらの少なくとも一つを含む合金の何れかの金属により構成されている。特に、ここでは、半田材の濡れ性を向上させる金属材を用いるのが望ましい。
また、夫々の導電性金属膜４１は、５ｍｍ以下の線幅を有している。更に、その厚みについては、半導体素子２０ａ，２０ｂのようなパワー半導体素子の電極に導通させる導電性金属膜４１ｍｏｓに於いては２５〜５００μｍに構成されている。尚、半導体素子２０ａ，２０ｂとして、パワー半導体素子以外の素子（後述）を用いた場合は、当該素子の電極に導通させる導電性金属膜４１ｍｏｓの厚みは、３〜５００μｍに構成されている。また、半導体素子２１のような制御用ＩＣチップの電極に導通させる導電性金属膜４１ｉｃに於いては３〜５００μｍに構成されている。
また、図示するような導電性金属膜４１の選択的なパターン形成は、上記金属材で構成された一体の金属膜を、配線支持基材３１上に、ラミネート接合させ、更に、当該金属膜にエッチングを施すことにより形成する。
或いは、配線支持基材３１上に上記金属材で構成された導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥・硬化させることにより形成させてもよい。
或いは、配線支持基材３１上に、スパッタまたは蒸着により上記金属材で構成された金属膜を形成させた後、当該金属膜にエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、当該鍍金層に選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１上に上記金属材で構成された鍍金層を形成させた後、当該鍍金層に選択的なエッチングを施すことにより形成させてもよい。
或いは、配線支持基材３１表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成させてもよい。
そして、夫々の導電性金属膜４１の端の下方（図の手前方向）には、被接合体である電極パッド、配線が位置する。
そして、夫々の導電性金属膜４１の端の下方（図の手前方向）には、被接合体である電極パッド、配線が位置する。
このような構造であれば、導電性金属膜４１が配設された配線支持基材３１を、電極パッド２０ａｐ，２１ｐまたは配線１２上に載置した後、１回のリフロー処理によって、半導体素子２０ａ，２０ｂ，２１に設けられた電極と、夫々の素子に対応する配線１２、或いは、夫々の半導体素子２０ａ，２０ｂ，２１に設けられた素子間の電極同士を、当該導電性金属膜４１を通じて、一括して電気的に接続させることができる（後述）。
また、導電性金属膜４１の接合部分には、下層からニッケル、金、または、ニッケル、錫の順にコーティングされた鍍金層を形成してもよい。また、当該鍍金層の代わりに、上記耐熱性フラックス層１ｆを形成してもよい。
＜第４の実施の形態＞
半導体装置１Ｍａ，１Ｍｂの製造方法について、図１４乃至図１８を用いて説明する。ここでは、半導体装置１Ｍａの製造方法を一例として説明する。但し、ここで説明する製造方法は、半導体装置１Ｍａの製造方法に限られるものではなく、半導体装置１Ｍｂの製造についても転用できる。
半導体装置１Ｍａ，１Ｍｂの製造方法について、図１４乃至図１８を用いて説明する。ここでは、半導体装置１Ｍａの製造方法を一例として説明する。但し、ここで説明する製造方法は、半導体装置１Ｍａの製造方法に限られるものではなく、半導体装置１Ｍｂの製造についても転用できる。
図１４は半導体装置の製造工程の一工程を説明する要部図である。
先ず、上述した支持基板１０を準備する。この段階で、支持基板１０の主面に、配線１２を選択的に配置させておく。また、配線１２が配置されていない支持基板１０の主面には、少なくとも一つのキャビティ１０ａを形成させておく。
先ず、上述した支持基板１０を準備する。この段階で、支持基板１０の主面に、配線１２を選択的に配置させておく。また、配線１２が配置されていない支持基板１０の主面には、少なくとも一つのキャビティ１０ａを形成させておく。
また、この段階では、支持基板１０同士が連なった状態にある。例えば、電極端子１２ａが配設されていない側の支持基板１０の端部同士が結合した状態にあり、支持基板１０は、縦方向に２段構造を構成している。また、支持基板１０は、横方向に於いて、並列状態にある。
ここで、横方向に連続する長さは、特に、その数を限定しない。即ち、支持基板１０は、横方向にＮ列になって連続した状態にある。但し、後述するトランスファモールド装置の金型容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
図１５は半導体装置の製造工程の一工程を説明する要部図である。
次に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材をディスペンス法にて配置する（図示しない）。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
次に、キャビティ１０ａ内に、鉛フリーの半田で構成させるペースト状の半田材をディスペンス法にて配置する（図示しない）。或いは、ペースト状の半田材に代えて、シート状の半田材をキャビティ１０ａ内に配置してもよい。
続いて、上記の半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する。更に、配線１２の半田接合部分、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
尚、キャビティ１０ａ内に、半田材を配置し、半導体素子２０ａ，２０ｂ，２１を載置した直後にリフロー処理を行って、半導体素子２０ａ，２０ｂ，２１を支持基板１０に接合させてもよい。
但し、第４の実施の形態では、この段階でのリフロー処理を行わず、別の実施の形態について説明する。
また、必要に応じて、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前に、予め、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、半田材を配置してもよい。
また、必要に応じて、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前に、予め、半導体素子２０ａ，２０ｂ，２１の電極パッド２０ａｐ，２０ｂｐ，２１ｐ上に、半田材を配置してもよい。
また、半田材上に、半導体素子２０ａ，２０ｂ，２１を載置する前の段階では、半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐの表面及びコレクタ電極の表面、半導体素子２１の電極パッド２１ｐの表面には、図１に例示するバリア層１ｂｒ、導電層１ｃが配置されている（図示しない）。また、夫々の導電層１ｃの表面が耐熱性フラックス層１ｆで保護されている（図示しない）。
図１６は半導体装置の製造工程の一工程を説明する要部図である。
次に、導電性パターン４０が複数個、選択的に配置された配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ，２１上に、前記半田材を介して載置する。
次に、導電性パターン４０が複数個、選択的に配置された配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ，２１上に、前記半田材を介して載置する。
例えば、図示する如く、導電性パターン４０が配線支持基材３０上で表出する向きに配線支持基材３０を載置する。尚、この段階での配線支持基材３０は、連続した支持基板１０の形状に対応するように、横方向に連続した状態にある。
そして、載置後に於いて、導電性パターン４０の端が配線１２並びに半導体素子２０ａ，２０ｂ，２１の電極に前記半田材を介して接触する。
尚、配線支持基材３０に於いては、連続体ではなく、個々の支持基板１０の大きさに対応した、個片化された配線支持基材３０を夫々の支持基板１０上に載置してもよい。
尚、配線支持基材３０に於いては、連続体ではなく、個々の支持基板１０の大きさに対応した、個片化された配線支持基材３０を夫々の支持基板１０上に載置してもよい。
続いて、加熱炉内にて、例えば、２６０℃、１０秒のリフロー処理を施し、上記の半田材を溶融・浸透させる。この処理により、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１の何れかと配線１２とが、導電性パターン４０を通じて電気的に接続される。
即ち、ワイヤボンディングのように、ボンディングワイヤを１本ずつボンディングするのではなく、一括して、半導体素子２０ａ，２０ｂと半導体素子２１、または、半導体素子２０ａ，２０ｂ，２１の何れかと配線１２とを、導電性パターン４０を通じて電気的に接続させることができる。
また、上述した導電層１ｃの表面は、耐熱性フラックス層１ｆで保護され、導電層１ｃの表面酸化が抑制されている。従って、この段階での半田接合では、半田材の導電層１ｃに対する濡れ性、密着性が格段に向上している。
また、電極パッド１ｐｄと導電層１ｃとの間に、バリア層１ｂｒが形成されていることから、電極パッド１ｐｄと導電層１ｃとが強固に密着している。
即ち、第４の実施の形態に於いては、半田材と導電層１ｃとを強固に密着させることができると共に、導電層１ｃと電極パッド１ｐｄとを強固に密着させることができる。
即ち、第４の実施の形態に於いては、半田材と導電層１ｃとを強固に密着させることができると共に、導電層１ｃと電極パッド１ｐｄとを強固に密着させることができる。
図１７は半導体装置の製造工程の一工程を説明する要部図である。
次に、上記の電気的な接続を完了させた後、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。即ち、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ａに、入出力端子５０を電気的に接続する。
次に、上記の電気的な接続を完了させた後、支持基板１０の主面の端部に配設された電極端子１２ａに、入出力端子５０を電気的に接続する。即ち、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ａに、入出力端子５０を電気的に接続する。
図１８は半導体装置の製造工程の一工程を説明する要部図である。
続いて、入出力端子５０を電気的に接続させた後、トランスファモールド装置を用いて支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０等を、樹脂６０により封止する。
続いて、入出力端子５０を電気的に接続させた後、トランスファモールド装置を用いて支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０等を、樹脂６０により封止する。
そして、当該樹脂６０により封止した後、支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分断し、個片化を行う。これにより、図６に示されるような、個片化されたマルチチップモジュール（半導体装置１Ｍａ）が形成する。
このように、第４の実施の形態によれば、マルチチップパワーデバイスなる半導体装置１Ｍａ，１Ｍｂの生産性を格段に向上させることができる。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要していた。
これにより、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間がワイヤボンディングに費やされる。
しかし、第４の実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
しかし、第４の実施の形態によれば、１０秒のリフロー処理で、Ｍ個のマルチチップモジュールのワイヤボンディングを全て完了させることができる。
従って、第４の実施の形態によれば、従来のワイヤボンディングに要する時間を、約２０×Ｍ分の１０に短縮させることができる。特に、１０／（２０×Ｍ）までに時短できることから、Ｍが大きいほど、格段の効果がある。
また、半導体装置１Ｍａ，１Ｍｂでは、導電性パターン４０または導電性金属膜４１を選択的に配置させた配線支持基材３０，３１を半導体装置内に組み込んでいる。これにより、半導体装置の薄型化・小型化を図ることができる。
また、半導体装置１Ｍａ，１Ｍｂに搭載した半導体素子２０ａ，２０ｂ，２１の導電層１ｃは、銅を主成分とする鍍金で構成されている。従って、このような半導体素子２０ａ，２０ｂ，２１を搭載した半導体装置１Ｍａ，１Ｍｂに於いては、低コスト化が実現する。
また、接合用に用いた半田材と導電層１ｃとが強固に密着すると共に、導電層１ｃと電極パッド１ｐｄとが強固に密着していることから、信頼性の高い半導体装置１Ｍａ，１Ｍｂが実現する。
尚、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
１，１Ｍａ，１Ｍｂ 半導体装置
１ｂｒ バリア層
１ｂｍ，１ｃ 導電層
１ｃｒ 回路層
１ｆ 耐熱性フラックス層
１ｈ 開口部
１ｉ 絶縁層
１ｐｄ 電極パッド
１ｓ 半導体基板
１ｓａ 領域
１０ 支持基板
１０ａ キャビティ
１０ｈ 放熱板
１１，１３，５１ 半田層
１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ 配線
１２ａ 電極端子
１２ｇ，４０ｇ 鍍金層
１４ａ，１４ｂ 導体パッド
２０ａ，２０ｂ，２１ 半導体素子
２０ａｐ，２０ｂｐ，２１ｐ 電極パッド
３０，３１ 配線支持基材
３０ａ 貫通孔
４０ 導電性パターン
４０ａ 延出部
４１，４１ｍｏｓ，４１ｉｃ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂
６１ 絶縁被膜
ＤＬ ダイシングライン
ＲＥ レジスト層
１ｂｒ バリア層
１ｂｍ，１ｃ 導電層
１ｃｒ 回路層
１ｆ 耐熱性フラックス層
１ｈ 開口部
１ｉ 絶縁層
１ｐｄ 電極パッド
１ｓ 半導体基板
１ｓａ 領域
１０ 支持基板
１０ａ キャビティ
１０ｈ 放熱板
１１，１３，５１ 半田層
１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ 配線
１２ａ 電極端子
１２ｇ，４０ｇ 鍍金層
１４ａ，１４ｂ 導体パッド
２０ａ，２０ｂ，２１ 半導体素子
２０ａｐ，２０ｂｐ，２１ｐ 電極パッド
３０，３１ 配線支持基材
３０ａ 貫通孔
４０ 導電性パターン
４０ａ 延出部
４１，４１ｍｏｓ，４１ｉｃ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂
６１ 絶縁被膜
ＤＬ ダイシングライン
ＲＥ レジスト層
Claims (26)
- 半導体基板と、
前記半導体基板上に配置された回路層と、
前記回路層上に選択的に配置された電極パッドと、
前記電極パッド上に配置された導電層と、
前記導電層の表面を被覆するフラックス層と、
を有することを特徴とする半導体装置。 - 前記導電層の材質が銅（Ｃｕ）を主成分とすることを特徴とする請求項１記載の半導体装置。
- 前記電極パッドと前記導電層との間に、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の何れかを主成分とする金属、或いは前記金属の少なくとも２つを主成分とする合金を有する被膜が介在していることを特徴とする請求項１または２記載の半導体装置。
- 支持基板と、
前記支持基板の主面に選択的に配置された複数の第１の配線と、
前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、
前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
前記支持基板に対向し、複数の第２の配線を選択的に配置した配線支持基材と、
を有し、前記第１の半導体素子及び前記第２の半導体素子の電極パッド上に銅（Ｃｕ）を主成分とする導電層が設けられ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じ、前記電極パッド上に形成された前記導電層を介して、電気的に接続されていることを特徴とする半導体装置。 - 前記支持基板がプリント配線板、セラミック配線板、シリコン配線板の何れかであることを特徴とする請求項４記載の半導体装置。
- 前記支持基板に、複数のキャビティが形成され、前記キャビティ内に、前記第１の半導体素子または前記第２の半導体素子の少なくとも何れかが搭載されていることを特徴とする請求項４または５記載の半導体装置。
- 前記キャビティ内に搭載した、前記第１の半導体素子または前記第２の半導体素子の主面に配置された前記電極パッドと、前記第１の配線の高さが同じ高さになるように、前記キャビティの深さが調節されていることを特徴とする請求項６記載の半導体装置。
- 隣接する前記第１の配線間に位置する前記支持基板の主面上並びに隣接する前記第１の配線の主面上の一部に、絶縁被膜が形成されていることを特徴とする請求項４記載の半導体装置。
- 前記配線支持基材の材質がポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂であることを特徴とする請求項４記載の半導体装置。
- 前記第２の配線が前記配線支持基材の主面に形成させた導電性パターンであり、前記導電性パターンを通じて、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、電気的に接続されていることを特徴とする請求項４記載の半導体装置。
- 前記導電性パターンの端が前記配線支持基材の主面から延出していることを特徴とする請求項１０記載の半導体装置。
- 前記配線支持基材の主面から延出した前記導電性パターンの表面に、ニッケル（Ｎｉ）並びに金（Ａｕ）、またはニッケル（Ｎｉ）並びに錫（Ｓｎ）で構成される鍍金層、或いはフラックス層が形成されていることを特徴とする請求項１１記載の半導体装置。
- 前記第２の配線が前記配線支持基材の主面に選択的に配置された金属膜であり、前記金属膜を通じて、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とが、電気的に接続されていることを特徴とする請求項４記載の半導体装置。
- 前記金属膜の材質が銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属であることを特徴とする請求項１３記載の半導体装置。
- 前記金属膜が、
前記配線支持基材上に、前記金属膜と同成分の金属膜をラミネート接合させた後、前記金属膜にエッチングを施すことにより形成する方法、
前記配線支持基材上に、前記金属膜と同成分の導体性ペーストをスクリーン印刷にて選択的に配置した後、当該導電性ペーストを乾燥し、硬化させることにより形成する方法、
前記配線支持基材上に、スパッタ法または蒸着法により前記金属膜と同成分の前記金属膜を形成させた後、前記金属膜にエッチングを施すことにより形成する方法、
前記配線支持基材上に、前記金属膜と同成分の鍍金層を形成させた後、前記鍍金層にエッチングを施すことにより形成する方法、
前記配線支持基材表面を化学的または光学的手法により表面改質し、選択的な化学鍍金法により形成する方法、
の何れかの方法により形成されたことを特徴とする請求項１３または１４記載の半導体装置。 - 前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、入出力端子が電気的に接続されていることを特徴とする請求項４記載の半導体装置。
- 前記入出力端子の端にクリップ部が設けられ、前記端部が前記クリップ部により挟装されていることを特徴とする請求項１６記載の半導体装置。
- 前記電極端子並びに前記電極端子が配置された前記端部の反対側の主面に配置された金属配線と、前記クリップ部とが半田接合されていることを特徴とする請求項１７記載の半導体装置。
- 前記電極端子並びに前記金属配線の表面に、ニッケル（Ｎｉ）並びに金（Ａｕ）、またはニッケル（Ｎｉ）並びに錫（Ｓｎ）で構成される鍍金層、或いはフラックス層が形成されていることを特徴とする請求項１８記載の半導体装置。
- 半導体基板の第１の主面に第１の主電極及び制御電極が配設された回路層を形成する工程と、
前記回路層上に前記第１の主電極または前記制御電極に導通する電極パッドを選択的に配置する工程と、
前記電極パッド上に導電層を配置する工程と、
前記導電層の表面をフラックス層で被覆する工程と、
前記第１の主面とは反対側の前記半導体基板の第２の主面を研磨する工程と、
前記第２の主面に不純物を注入する工程と、
前記半導体基板をアニール処理する工程と、
前記半導体基板の前記第２の主面に第２の主電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 銅（Ｃｕ）を主成分とする前記導電層を前記電極パッド上に配置することを特徴とする請求項２０記載の半導体装置の製造方法。
- 前記電極パッドと前記導電層との間に、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の何れかを主成分とする金属、或いは前記金属の少なくとも２つを主成分とする合金を有する被膜を介在させることを特徴とする請求項２０または２１記載の半導体装置の製造方法。
- 電極パッド上に銅（Ｃｕ）を主成分とする導電層を設け、前記導電層の表面をフラックス層で被覆した、第１の半導体素子並びに前記第１の半導体素子を制御する第２の半導体素子を準備する工程と、
複数の第１の配線が選択的に配置された支持基板の主面に、少なくとも一つの前記第１の半導体素子並びに前記第２の半導体素子を搭載する工程と、
前記第１の配線の一部、前記第１の半導体素子の電極並びに前記第２の半導体素子の電極の上に、半田材を配置する工程と、
複数の第２の配線が選択的に配置された配線支持基材を、前記第１の配線、前記第１の半導体素子並びに前記第２の半導体素子の上に、前記半田材を介して載置する工程と、
リフロー処理により、前記半田材を溶融させ、前記第１の半導体素子と前記第２の半導体素子、または、前記第１の半導体素子若しくは前記第２の半導体素子と前記第１の配線とを、少なくとも一つの前記第２の配線を通じ、前記電極パッド上に形成された前記導電層を介して、電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 電気的な接続を完了させた後、前記支持基板の前記主面の端部に複数個延出され、前記第１の配線に導通する電極端子に、入出力端子を電気的に接続することを特徴とする請求項２３記載の半導体装置の製造方法。
- 前記入出力端子を電気的に接続させた後、前記支持基板に配置された前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止することを特徴とする請求項２４記載の半導体装置の製造方法。
- 前記樹脂により封止した後、前記支持基板、前記配線支持基材並びに前記樹脂の個片化を行い、前記第１の半導体素子並びに前記第２の半導体素子を搭載したマルチチップモジュールを形成することを特徴とする請求項２５記載の半導体装置の製造方法。
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