JP5233339B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置、及びそのような半導体装置の製造方法に関する。
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
中でも、パワー半導体素子や、制御用ＩＣを、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。このようなデバイスに於いては、複数の素子間や素子と配線間を多数のボンディングワイヤにて配線しているのが一般的である。
また、半導体パッケージ内にリードフレームを配設する構造も開示され、例えば、当該リードフレームに屈曲構造を備えた構造が開示されている（例えば、特許文献２参照）。
特開２００３−２１８３０９号公報 特開平８−１３９２４１号公報
しかし、上述したボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
また、屈曲構造のリードフレームを配設した半導体パッケージに於いては、当該導電性パターンによって半導体素子を挟持するために、当該屈曲構造を設けているに過ぎない。
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置（マルチチップパワーデバイス）及び当該半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様では、プリント配線板、セラミック配線板、シリコン配線板の何れかである支持基板と、前記支持基板の主面に選択的に配置された複数の第１の配線と、前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、前記支持基板上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、前記第１の配線に対して配置される第１部分と、前記第１の半導体素子に対して配置される第２部分と、前記第１部分と前記第２部分との間に位置して前記支持基板の前記主面に対して傾斜した第３部分とを備え、前記主面に対向するように配置された配線支持基材と、前記配線支持基材に固着された、前記配線支持基材に沿った屈曲構造を有する複数の第２の配線と、を有し、前記第１の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて電気的に接続されていることを特徴とする半導体装置が提供される。
また、上記の半導体装置を製造するために、本発明の一態様では、連続した支持基板の主面に複数の第１の配線を選択的に配置する工程と、前記支持基板の前記主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、前記第１の配線の一部、前記第１の半導体素子の電極の上に、半田材を配置する工程と、前記第１の配線に対して配置される第１部分と、前記第１の半導体素子に対して配置される第２部分と、前記第１部分と前記第２部分との間に位置して前記支持基板の前記主面に対して傾斜した第３部分とを備える配線支持基材に固着され、前記配線支持基材に沿った屈曲構造を備えた複数の第２の配線を、前記第１の配線並びに前記第１の半導体素子の上に、前記半田材を介して載置する工程と、リフロー処理により、前記第１の半導体素子と前記第１の配線とを前記半田材を介し電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、生産性の高い半導体装置及び当該半導体装置の製造方法を実現することができる。更に、薄型化・小型化形状の半導体装置及び当該半導体装置の製造方法を実現することができる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第１の実施の形態に係る半導体装置１ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置１ａの断面が示されている。
図示するように、半導体装置１ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０ａ，２０ｂ，２１が搭載されている。
ここで、支持基板１０に於いては、電極や配線、樹脂層が多層構造となって積層された、所謂プリント配線板（回路基板、配線基板とも称する。）が適用されている。そして、当該樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が挙げられる。
また、このような支持基板１０は、上記のプリント配線板に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
更に、ウエハプロセスにて半導体装置１ａを作製する場合には、その母材であるシリコン（Ｓｉ）ウエハを基材としたシリコン配線板を支持基板としてもよい。
また、図（Ｂ）に示す如く、支持基板１０下には、必要に応じて、金属製の放熱板（ヒートスプレッダ）１０ｈを固着させてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂに於いては、例えば、縦型のパワー半導体素子が適用される。具体的には、素子の一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子が該当する。
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を用いてもよい。
また、半導体素子２０ａ，２０ｂの間に位置する半導体素子（第２の半導体素子）２１は、制御用ＩＣチップであり、当該半導体素子２１は、半導体素子２０ａ，２０ｂの少なくとも何れかのＯＮ−ＯＦＦ制御等をする。
尚、半導体装置１ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
また、半導体装置１ａにあっては、半導体素子２１を搭載していない支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等に組み込まれる配線（配線パターン）１２を複数個、選択的に配置している。これらの配線１２は、例えば、銅（Ｃｕ）を主たる成分により構成されている。
また、半導体装置１ａにあっては、支持基板１０の主面に対向するように、半導体素子２０ａ，２０ｂ、配線１２の上方に、所定の形状に加工された配線支持基材（ベースフィルム）３０を配置している。
ここで、配線支持基材３０の主面は、平坦ではなく、その一部に段差が設けられている。例えば、破線により配線支持基材３０の主面を、フィルム部３０ｈ，３０ｓ，３０ｌに区分けした場合、フィルム部３０ｈは、フィルム部３０ｌより、支持基板１０の主面から、より離れた構造をなしている。また、フィルム部３０ｈとフィルム部３０ｌとの間に位置するフィルム部３０ｓは、支持基板１０の主面に対し傾斜した構造を備えている。また、フィルム部３０ｈ，３０ｌの主面と、支持基板１０の主面とは、略平行状態にある。
このような構造を備えた配線支持基材３０は、例えば、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。また、その厚みは、１０〜５０μｍである。
また、半導体装置１ａにあっては、当該配線支持基材３０上に、導電性パターン（導体接続子）４０で構成された配線パターンを複数個、選択的に固着・配置している。
ここで、導電性パターン４０は、上述した配線支持基材３０の段差に対応するように、その一部に屈曲構造を備えている（図（Ｂ）参照）。
これらの導電性パターン４０は、例えば、銅（Ｃｕ）を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介し、配線支持基材３０上に固着されている。また、その厚み及び幅は、５ｍｍ以下である。
そして、これらの屈曲構造を備えた導電性パターン４０の配置により、半導体素子２０ａ，２０ｂに設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を通じて、電気的に接続されている。
また、半導体素子２１に於いては、金属ワイヤ２２を介して、配線１２との電気的な接続が確保されている。
尚、半導体素子２０ａ，２０ｂを、配線１２上に搭載する接着部材としては、鉛フリー半田で構成された半田層１３が適用される。
更に、半導体装置１ａにあっては、夫々の配線１２から支持基板１０の端まで電極端子１２ｐを延出し、更に、これらの電極端子１２ｐに、入出力端子５０（材質は銅（Ｃｕ））を電気的に接続している。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、エポキシ系の樹脂６０により完全に封止されている。
尚、図（Ａ）に於いては、半導体装置１ａの内部の構造を明確にするために、樹脂６０を表示していない。
このような構成により、半導体装置１ａは、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。
続いて、図１に示す半導体装置１ａの構造をより深く理解するために、半導体装置１ａの断面を拡大させた図を用いて、当該半導体装置１ａの構造を説明する。
尚、以下に示す全ての図に於いては、図１と同一の部材には、同一の符号を付し、その説明の詳細については省略する。
図２は第１の実施の形態に係る半導体装置の要部断面模式図である。この図２には、樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置１ａの特徴的な形態を拡大させた図が示されている。また、この図２に示す素子としては、便宜上、半導体素子２０ａ，２１のみが示されている。
上述したように、半導体装置１ａにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。このような配線１２ａ，１２ｂ，１２ｃ，１２ｄは、他の配線等を通じて、上述した入出力端子５０等との電気的接続が確保されている。
また、半導体装置１ａにあっては、配線１２ａ上に、半導体素子２０ａを実装している。従って、半導体素子２０ａのドレイン電極と配線１２ａとが、半田層１１を介して電気的に接続されている。
また、制御用ＩＣチップである半導体素子２１は、接着部材（図示しない）を介し、支持基板１０の主面上に搭載されている。そして、半導体素子２１の電極パッド２１ｐと、配線１２ｃ，１２ｄとは、金（Ａｕ）製の金属ワイヤ２２を介して、電気的に接続されている。
また、半導体装置１ａにあっては、半導体素子２０ａ、配線１２ａ，１２ｂの上方に、屈曲構造を備えた配線支持基材３０を配置している。
そして、配線支持基材３０の上面に、当該配線支持基材３０の屈曲形状に対応した導電性パターン４０が固着・配設されている。特に、配線１２ａの上方に位置する導電性パターン４０に於いては、その一部が配線支持基材３０の主面から突出している。そして、当該突出した部分の導電性パターン４０と、半導体素子２０ａの電極パッド２０ａｐとが、半田層１３を介して電気的に接続されている。
また、導電性パターン４０は、接続子部４０ｈ，４０ｓ，４０ｌにより構成され、接続子部４０ｈは、接続子部４０ｌより、支持基板１０の主面から離れた位置にある。そして、接続子部４０ｈ，４０ｌと、支持基板１０の主面とは、略並行状態にある。また、接続子部４０ｈ，４０ｌ間に位置する接続子部４０ｓは、支持基板１０の主面に対し、傾斜している。そして、接続子部４０ｌと、配線１２ｂとが半田層１３を介し電気的に接続されている。
このような導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性パターン４０を通じて、電気的に接続されている。
尚、導電性パターン４０が半田層１３と当接する接触面には、図示する如く、鍍金層４０ｇを形成させてもよい。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。
次に、半導体装置１ａの形態の一部を変形させた変形例について説明する。
最初に、上述した導電性パターン４０を、配線パターンを構成する薄い金属膜に代替させた半導体装置１ｂについて説明する。
＜第１の実施の形態の変形例１＞
図３は第１の実施の形態の変形例に係る半導体装置の要部断面模式図である。この図３には、上述した樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置１ｂの特徴的な形態を拡大させた図が示されている。また、この図３に示す素子としては、便宜上、半導体素子２０ａ，２１のみが示されている。
上述したように、半導体装置１ｂにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。
また、半導体装置１ｂにあっては、配線１２ａ上に、半導体素子２０ａを実装している。
また、制御用ＩＣチップである半導体素子２１は、接着部材（図示しない）を介し、支持基板１０の主面上に搭載されている。そして、半導体素子２１の電極パッド２１ｐと、配線１２ｃ，１２ｄとが金（Ａｕ）製の金属ワイヤ２２を介して、電気的に接続されている。
また、半導体素子２０ａ、配線１２ａ，１２ｂの上方には、屈曲構造を備えた配線支持基材３０が配置されている。
また、配線支持基材３０の下面には、当該配線支持基材３０の屈曲構造に対応した導電性金属膜４５が固着・配設されている。このような導電性金属膜４５は、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介し、配線支持基材３０に固着され、上述した導電性パターン４０と同様に配線パターンを形成している。また、導電性金属膜４５は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属により構成されている。また、厚みは、２５〜５００μｍである。尚、半導体素子２０ａ，２０ｂとして、パワー半導体素子以外の素子（後述）を用いた場合は、当該素子の電極に導通させる導電性金属膜４５の厚みは、３〜５００μｍに構成されている。
また、導電性金属膜４５は、金属膜部４５ｈ，４５ｓ，４５ｌにより構成され、金属膜部４５ｈは、金属膜部４５ｌより、支持基板１０の主面から離れた位置にある。そして、金属膜部４５ｈ，４５ｌと、支持基板１０の主面とは、略並行状態にある。また、金属膜部４５ｈ，４５ｌ間に位置する金属膜部４５ｓは、支持基板１０の主面に対し、傾斜している。
そして、金属膜部４５ｈと、半導体素子２０ａの上面に配設された電極パッド２０ａｐとが半田層１３を介して電気的に接続されている。また、金属膜部４５ｌと、配線１２ｂとが半田層１３を介して電気的に接続されている。
このような導電性金属膜４５の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性金属膜４５を通じて、電気的に接続される。
尚、導電性金属膜４５が半田層１３と当接する接触面には、図示する如く、鍍金層４５ｇを形成させてもよい。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金を施してもよい。
また、金属膜部４５ｈの下側には、必要に応じて、上記接着部材を介し、絶縁被膜３１を固着させてもよい。このような絶縁被膜３１が存在すると、例えば、リフロー処理により半田層１３を形成させる際に、溶融した半田材が金属膜部４５ｈ下側に濡れ拡がることがない。これにより、例えば、半導体素子２０ａ電極間の短絡が防止される。
続いて、別の変形例について説明する。次に説明する半導体装置１ｃでは、半導体素子２１を、配線１２上に実装させている。
＜第１の実施の形態の変形例２＞
図４は第１の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。
半導体装置１ｃにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。
また、半導体装置１ｃにあっては、配線１２ａ上に、半導体素子２０ａを実装している。更に、半導体素子２１の電極パッド２１ｐは、配線１２ｃ，１２ｄに接合されている。
そして、半導体素子２０ａ、配線１２ａ，１２ｂの上方には、屈曲構造を備えた配線支持基材３０が配置されている。
また、配線支持基材３０の上面には、当該配線支持基材３０の形状に対応した導電性パターン４０が固着・配設されている。そして、導電性パターン４０は、接続子部４０ｈ，４０ｓ，４０ｌにより構成され、接続子部４０ｈは、接続子部４０ｌより、支持基板１０の主面から離れた位置にある。そして、接続子部４０ｈ，４０ｌと、支持基板１０の主面とは、略並行状態にある。また、接続子部４０ｈ，４０ｌ間に位置する接続子部４０ｓは、支持基板１０の主面に対し、傾斜している。
このような導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性パターン４０を通じて、電気的に接続される。当該電気的な接続を確保する接着部材としては、半田層１３が適用されている。
＜第２の実施の形態＞
図５は第２の実施の形態に係る半導体装置の要部図である。ここで、図（Ａ）には、第２の実施の形態に係る半導体装置２ａの上面が示され、図（Ｂ）には、図（Ａ）のａ−ｂ位置に於ける半導体装置２ａの断面が示されている。
図示するように、半導体装置２ａは、矩形状の支持基板１０を基体としている。そして、当該支持基板１０の所定の位置には、接着部材を介して、半導体素子２０ａ，２０ｂが搭載されている。
このような半導体素子２０ａ，２０ｂは、例えば、縦型のパワー半導体素子が適用される。具体的には、一方の主面（上面側）に、主電極（例えば、ソース電極）と制御電極（ゲート電極）を配設し、他方の主面（下面側）に別の主電極（例えば、ドレイン電極）を配設したパワーＭＯＳＦＥＴ素子が該当する。
或いは、当該パワーＭＯＳＦＥＴに代わる素子として、ＩＧＢＴ素子を用いてもよい。
また、半導体装置２ａにあっては、支持基板１０の主面（上面側）に、主回路、信号回路、電源用回路等を構成する配線（配線パターン）１２を複数個、選択的に配置している。これらの配線１２は、例えば、銅（Ｃｕ）を主たる成分により構成されている。
また、半導体装置２ａにあっては、支持基板１０の主面に対向するように、半導体素子２０ａ，２０ｂ、配線１２の上方に、所定の形状に加工された配線支持基材３０を配置している。
ここで、配線支持基材３０の主面は、平坦ではなく、その一部に段差が設けられている。例えば、破線により配線支持基材３０の主面を、フィルム部３０ｈ，３０ｓ，３０ｌに区分けした場合、フィルム部３０ｈは、フィルム部３０ｌより、支持基板１０の主面から、より離れた構造をなしている。また、フィルム部３０ｈとフィルム部３０ｌとの間に位置するフィルム部３０ｓは、支持基板１０の主面に対し傾斜した構造を備えている。また、フィルム部３０ｈ，３０ｌの主面と、支持基板１０の主面とは、略平行状態にある。
このような構造を備えた配線支持基材３０は、例えば、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂から構成されている。また、その厚みは、１０〜５０μｍである。
また、半導体装置２ａにあっては、当該配線支持基材３０上に、導電性パターン４０，４１で構成された配線を複数個、選択的に固着・配置している。
ここで、導電性パターン４０は、上述した配線支持基材３０の段差に対応するように、その一部に屈曲構造を備えている（図（Ｂ）参照）。
また、導電性パターン４１上には、制御用ＩＣチップである半導体素子２１が実装されている。この半導体素子２１により、半導体素子２０ａ，２０ｂの少なくとも何れかのＯＮ−ＯＦＦ等が制御される。
これらの導電性パターン４０，４１は、例えば、銅（Ｃｕ）を主たる成分により構成され、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介し、配線支持基材３０上に固着されている。
尚、半導体装置２ａに搭載する半導体素子の数に於いては、特に上記の数に限定されているものではない。即ち、少なくとも一つの半導体素子（例えば、パワーＭＯＳＦＥＴまたはＩＧＢＴ素子）と、当該パワー半導体素子を制御する少なくとも一つの制御ＩＣチップが支持基板１０上に配置されていればよい。
そして、これらの屈曲構造を備えた導電性パターン４０の配置により、半導体素子２０ａ，２０ｂに設けられた電極と、夫々の素子に対応する配線１２とが、当該導電性パターン４０を通じて、電気的に接続されている。
また、半導体素子２１に於いては、導電性パターン４１を通じて、配線１２との電気的な接続が確保されている。
更に、半導体装置２ａにあっては、夫々の配線１２から支持基板１０の端まで電極端子１２ｐを延出し、更に、これらの電極端子１２ｐに、入出力端子５０（材質は銅（Ｃｕ））を電気的に接続している。
そして、支持基板１０上に搭載された半導体素子２０ａ，２０ｂ，２１、配線１２、配線支持基材３０並びに導電性パターン４０等は、樹脂６０により完全に封止されている。
尚、図（Ａ）に於いては、半導体装置２ａの内部の構造を明確にするために、樹脂６０を表示していない。
このような構成により、半導体装置２ａは、コンパクト形状且つ低価格のマルチチップパワーデバイスとして機能する。
続いて、図５に示す半導体装置２ａの構造をより深く理解するために、半導体装置２ａの断面を拡大させた図を用いて、当該半導体装置２ａの構造を説明する。
図６は第２の実施の形態に係る半導体装置の要部断面模式図である。この図６には、上述した樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置２ａの特徴的な形態を拡大させた図が示されている。また、この図６に示す素子としては、便宜上、半導体素子２０ａ，２１のみが示されている。
上述したように、半導体装置２ａにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。このような配線１２ａ，１２ｂ，１２ｃ，１２ｄは、他の配線等を通じて、上述した入出力端子５０等との電気的接続が確保されている。
また、半導体装置２ａにあっては、配線１２ａ上に、半導体素子２０ａを実装している。従って、半導体素子２０ａは、その下面側のドレイン電極と配線１２ａとが半田層１１を介して電気的に接続されている。
また、半導体素子２０ａ、配線１２ａ，１２ｂの上方には、屈曲構造を備えた配線支持基材３０が配置されている。そして、配線支持基材３０の上面には、当該配線支持基材３０の屈曲形状に対応した導電性パターン４０が固着・配設されている。また、配線１２ａの上方に位置する導電性パターン４０は、その一部が配線支持基材３０の主面から突出している。そして、この突出した部分の導電性パターン４０と、半導体素子２０ａの電極パッド２０ａｐとが、半田層１３を介して電気的に接続されている。
また、導電性パターン４０は、接続子部４０ｈ，４０ｓ，４０ｌにより構成され、接続子部４０ｈは、接続子部４０ｌより、支持基板１０の主面から離れた位置にある。そして、接続子部４０ｈ，４０ｌと、支持基板１０の主面とは、略並行状態にある。また、接続子部４０ｈ，４０ｌ間に位置する接続子部４０ｓは、支持基板１０の主面に対し、傾斜している。そして、接続子部４０ｌと、配線１２ｂとが半田層１３を介して電気的に接続されている。
このような導電性パターン４０の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性パターン４０を通じて、電気的に接続される。
また、制御用ＩＣチップである半導体素子２１は、配線支持基材３０に配設された別の配線である導電性パターン４１上に実装されている。そして、電極パッド２１ｐに接合された導電性パターン４１は、半田層１３を介して、配線１２ｃ，１２ｄに接合されている。これにより、半導体素子２１の電極パッド２１ｐと配線１２ｃ，１２ｄとが導電性パターン４１を通じて、電気的に接続される。
尚、半導体素子２１と導電性パターン４１との接合については、図３に示すように、金属ワイヤ２２を介して、電極パッド２１ｐと導電性パターン４１とを導通させてもよい。
また、導電性パターン４０，４１が半田層１３と当接する接触面には、図示する如く、鍍金層４０ｇ，４１ｇを形成させてもよい。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。
次に、半導体装置２ａの形態の一部を変形させた変形例について説明する。
最初に、上述した導電性パターン４０を、薄い金属薄膜に代替させた半導体装置２ｂについて説明する。
＜第２の実施の形態の変形例１＞
図７は第２の実施の形態の変形例に係る半導体装置の要部断面模式図である。この図７には、上述した樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置２ｂの特徴的な形態を拡大させた図が示されている。また、この図７に示す素子としては、便宜上、半導体素子２０ａ，２１のみが示されている。
上述したように、半導体装置２ｂにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。
また、半導体装置２ｂにあっては、配線１２ａ上に、半導体素子２０ａを実装している。そして、半導体素子２０ａ、配線１２ａ，１２ｂの上方に、屈曲構造を備えた配線支持基材３０を配置している。
また、半導体装置２ｂにあっては、配線支持基材３０の下面に、配線支持基材３０の屈曲構造に対応した導電性金属膜４５を固着・配設している。このような導電性金属膜４５は、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介し、配線支持基材３０下に固着されている。また、導電性金属膜４５は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属により構成されている。また、厚みは、２５〜５００μｍである。
また、導電性金属膜４５は、金属膜部４５ｈ，４５ｓ，４５ｌにより構成され、金属膜部４５ｈは、金属膜部４５ｌより、支持基板１０の主面から離れた位置にある。そして、金属膜部４５ｈ，４５ｌと、支持基板１０の主面とは、略並行状態にある。また、金属膜部４５ｈ，４５ｌ間に位置する金属膜部４５ｓは、支持基板１０の主面に対し、傾斜している。
そして、金属膜部４５ｈと、半導体素子２０ａの上面に配設された電極パッド２０ａｐとが半田層１３を介して電気的に接続されている。また、金属膜部４５ｌと、支持基板１０の主面に配置された配線１２ｂとが半田層１３を介して電気的に接続されている。
このような導電性金属膜４５の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性金属膜４５を通じて、電気的に接続される。
また、半導体装置２ｂにあっては、配線支持基材３０の上面に、別の配線である導電性金属膜４６を固着・配設している。このような導電性金属膜４６は、エポキシ系樹脂またはシリコン系樹脂で構成された接着部材（図示しない）を介し、配線支持基材３０に固着されている。また、導電性金属膜４６は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）の少なくとも一つを含む金属により構成されている。また、厚みは、２５〜５００μｍである。
そして、制御用ＩＣチップである半導体素子２１は、上述した導電性金属膜４６上に実装されている。また、当該導電性金属膜４６の一部は、その端に於いて、配線支持基材３０内を貫通している。そして、導電性金属膜４６は、導電性金属膜４６を配設した配線支持基材３０の主面と反対側の主面に、ビア４６ｖを介して当該導電性金属膜４６に導通する電極パッド４６ｐを形成している。更に、電極パッド４６ｐは、半田層１３を介して、配線１２ｃ，１２ｄと導通している。これにより、半導体素子２１の電極パッド２１ｐと、配線１２ｃ，１２ｄとが導電性金属膜４６を通じて、電気的に接続されている。
尚、導電性金属膜４５，４６が半田層１３と当接する接触面には、図示する如く、鍍金層４５ｇ，４６ｇを形成させてもよい。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金を施してもよい。
また、金属膜部４５ｈの下側には、必要に応じて、上記接着部材を介し、絶縁被膜３１を固着させてもよい。このような絶縁被膜３１が存在すると、例えば、リフロー処理により半田層１３を形成させる際に、溶融した半田材が金属膜部４５ｈ下側に濡れ拡がることがない。これにより、例えば、半導体素子２０ａ電極間の短絡が防止される。
次に、上述した導電性パターン４０を、屈曲させない構造の半導体装置２ｃについて説明する。
＜第２の実施の形態の変形例２＞
図８は第２の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。この図８には、上述した樹脂６０並びに入出力端子５０等は、特に表示せず、半導体装置２ｃの特徴的な形態を拡大させた図が示されている。また、この図８に示す素子としては、便宜上、半導体素子２０ａ，２１のみが示されている。
半導体装置２ｃにあっては、支持基板１０を基体としている。また、支持基板１０の主面には、複数の配線１２ａ，１２ｂ，１２ｃ，１２ｄが選択的に配置されている。このような配線１２ａ，１２ｂ，１２ｃ，１２ｄは、他の配線等を通じて、上述した入出力端子５０等との電気的接続が確保されている。
また、半導体装置２ｃにあっては、配線１２ａ上に、半導体素子２０ａを実装している。従って、半導体素子２０ａは、その下面側のドレイン電極と配線１２ａとが半田層１１を介して電気的に接続されている。
また、配線１２ａ，１２ｂ，１２ｃ，１２ｄの上方には、半導体素子２０ａの略肉厚相当の配線支持基材３２が配置されている。そして、配線支持基材３２の上面には、導電性パターン４２，４３が固着・配設されている。
また、配線１２ａの上方に位置する導電性パターン４２は、その一部が配線支持基材３２の主面から突出している。そして、この突出した部分の導電性パターン４２と、半導体素子２０ａの電極パッド２０ａｐとが、半田層１３を介して電気的に接続されている。
また、導電性パターン４２の一部は、その端部に於いて、配線支持基材３２内を貫通している。そして、導電性パターン４２は、導電性パターン４２が配置されている配線支持基材３２の主面とは反対側の主面に、当該導電性パターン４２に、ビア４２ｖを介して導通する電極パッド４２ｐを形成している。更に、当該電極パッド４２ｐと、配線１２ｂとが半田層１３を介して電気的に接続されている。
このような導電性パターン４２の配置により、半導体素子２０ａの上面に配設された電極パッド２０ａｐと配線１２ｂとが導電性パターン４２を通じて、電気的に接続されている。
また、半導体装置２ｃにあっては、制御用ＩＣチップである半導体素子２１を、配線支持基材３２に配設された導電性パターン４３上に実装している。また、導電性パターン４３の一部は、その端部に於いて、配線支持基材３２内を貫通している。そして、導電性パターン４３は、導電性パターン４３を配置した配線支持基材３２の主面とは反対側の主面に、当該導電性パターン４３に、ビア４３ｖを介して導通する電極パッド４３ｐを形成している。更に、電極パッド４３ｐと、配線１２ｃ，１２ｄとが半田層１３を介して電気的に接続されている。これにより、半導体素子２１の電極パッド２１ｐと配線１２ｃ，１２ｄとが導電性パターン４３を通じて、電気的に接続される。
このように、半導体素子２０ａの略肉厚相当の配線支持基材３２を配置することにより、導電性パターン４２，４３に屈曲構造を設けなくても、半導体素子２０ａ，２１の電極パッド２０ａｐ，２１ｐと配線１２ｂ，１２ｃ，１２ｄとを導電性パターン４２，４３を通じて電気的に接続することができる。
また、配線支持基材３２の厚みを、例えば、半導体素子２０ａの略肉厚相当に調節することにより、導電性パターン４２，４３と支持基板１０の主面とが平行になるようにしている。
尚、半導体素子２１と導電性パターン４３との接合については、図３に示すように、金属ワイヤ２２を介して、電極パッド２１ｐと導電性パターン４３とを導通させてもよい。
また、導電性パターン４２，４３が半田層１３と当接する接触面には、図示する如く、鍍金層４２ｇ，４３ｇを形成させてもよい。例えば、当該接触面に、その下層からニッケル（Ｎｉ）膜、金（Ａｕ）膜、またはニッケル（Ｎｉ）膜、錫（Ｓｎ）膜の順に、鍍金膜を形成させてもよい。
＜第３の実施の形態＞
次に、半導体装置１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃの製造方法について説明する。
先ず、半導体装置１ａを例に、その製造方法について説明する。尚、以下に示す製造方法は、半導体装置１ａの製造方法に限るものではない。以下に示す製造方法に於いては、半導体装置１ｂ，１ｃの製造にも転用できる。
図９乃至図１８は半導体装置の製造工程を説明する要部図である。
先ず、図９（Ａ）に示すように、所定の平面形状に加工された配線支持基材３０を準備する。ここで、配線支持基材３０の中央には、上述した半導体素子２１を表出させるための貫通孔３０ａを形成する。そして、配線支持基材３０の主面に、上述した接着部材を介して、導電性パターン４０を複数個、選択的に固着・配置する。これにより、複数の導電性パターン４０が配線支持基材３０に支持される。
また、図９（Ｂ）には、図９（Ａ）のａ−ｂ位置に於ける断面図が示されている。図示する如く、この段階での配線支持基材３０並びに導電性パターン４０は、平坦な形状をしている。
尚、図示する配線支持基材３０は、そのユニットが示されている。従って、実際の配線支持基材３０に於いては、当該ユニットが横並びに連続したバンド状になっている。そして、各ユニットに、導電性パターン４０で構成される配線パターンが形成している。
次に、図１０（Ａ）に示すように、上記配線支持基材３０を、プレス機（図示しない）に設置し、当該プレス加工により、配線支持基材３０並びに導電性パターン４０に段差を形成させ、配線支持基材３０並びに導電性パターン４０を屈曲させる。
例えば、配線支持基材３０の主面の領域を、破線によりフィルム部３０ｈ，３０ｓ，３０ｌに区分けした場合、フィルム部３０ｈが、フィルム部３０ｌより、図の手前側に向かうように配線支持基材３０内に段差を設ける。尚、プレス加工後のフィルム部３０ｈ並びにフィルム部３０ｌは、平坦な形状をしている。
また、図１０（Ｂ）に示すように、フィルム部３０ｈとフィルム部３０ｌとの間に位置するフィルム部３０ｓは、傾斜構造をなしている。
このようなプレス加工により、配線支持基材３０に段差が形成されるのと共に、導電性パターン４０に、傾斜構造が備えられる。
次に、図１１に示すように、支持基板１０が縦横に連続した基板を準備する。この段階で、各支持基板１０のユニットには、既に、配線１２が選択的に配置されている。このような選択的配置は、例えば、鍍金、選択的エッチングにより行う。
但し、後述する樹脂封止装置に設置された金型の容量により、必要に応じて、連続する支持基板１０の個数を調節してもよい。
そして、支持基板１０上の半導体素子２１搭載領域に、エポキシ系またはシリコン系の接着部材を塗布する（図示しない）。
次に、図１２に示すように、半導体素子２１を支持基板１０上に搭載（マウント）し、支持基板１０上に、半導体素子２１を固着する。更に、半導体素子２１に配設された電極と、その周辺に位置する配線１２とを、金（Ａｕ）製の金属ワイヤ２２にて導通させる。
そして、支持基板１０上の半導体素子２０ａ，２０ｂ搭載領域に、ディスペンス法にてペースト状の半田材を配置する（図示しない）。
続いて、図１３に示すように、上記の半田材上に、半導体素子２０ａ，２０ｂを載置する。
そして、配線１２の被接合部分、半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
尚、半田材上に、半導体素子２０ａ，２０ｂを載置させた直後に、一旦、リフロー処理を施し、半導体素子２０ａ，２０ｂを支持基板１０に固着させてもよいが、本実施の形態では、この段階でのリフロー処理を行わない。
尚、図９，１０に示す工程に於いては、図１１乃至１３に示す工程を完了させてから実施してもよく、これらの工程の時系列は問わない。
次に、図１４に示すように、用意した配線支持基材３０を、配線１２、半導体素子２０ａ，２０ｂ上に載置する。これにより、配線支持基材３０の主面から突出する導電性パターン４０の端が、上述したペースト状の半田材の上に位置・接触する。
続いて、当該載置させた状態を維持し、支持基板１０等を加熱炉内に設置する（図示しない）。そして、当該支持基板１０等に、例えば、２６０℃、１０秒のリフロー処理を施す。この処理により、図１，２に示す半田層１３が形成し、半導体素子２０ａ，２０ｂに配設された電極と配線１２とが、導電性パターン４０を通じて一括して電気的に接続される。
また、この際に、半導体素子２０ａ，２０ｂの裏面側（ドレイン電極）と、その下地の配線１２とが図１，２に示す半田層１１を介し、電気的に接続される。
次に、図１５に示すように、支持基板１０の主面の端部に配設された電極端子１２ｐに、入出力端子５０を電気的に接続する。即ち、入出力端子５０のクリップ部５０ａを、当該端部に嵌合させた後、リフロー処理により、電極端子１２ｐに、入出力端子５０を電気的に接続する。
続いて、樹脂封止装置に備えられた金型内に、、入出力端子５０を備えた支持基板１０等を設置する（図示しない）。
そして、図１６に示すように、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０等を、樹脂６０により封止する。
尚、樹脂封止は、トランスファモールド法、ポッテイング法、ディッピング法、キャスティング法、流動浸漬手法のほか、圧縮成形モールド、または印刷成形法の何れか一つの方法にて実施する。更に、当該樹脂６０中には、アルミナ（Ａｌ2Ｏ3）や酸化シリコン（ＳｉＯ2）で構成された無機フィラーを含浸させてもよい。
封止後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図１に示されるような、半導体装置１ａ（マルチチップモジュール）が形成する。
また、半導体装置２ａを製造する場合には、例えば、図１１に示す連続した支持基板１０を準備した後、図１７に示すように、支持基板１０の半導体素子２０ａ，２０ｂ搭載領域に、半田材を介して、半導体素子２０ａ，２０ｂを載置する。そして、配線１２の被接合部分、半導体素子２０ａ，２０ｂの電極パッド２０ａｐ，２０ｂｐ上に、ペースト状の半田材をディスペンス法にて配置する（図示しない）。
次に、図１８に示すように、上記プレス加工により屈曲構造を備えた導電性パターン４０と、半導体素子２１を実装した導電性パターン４１とを、予め複数個、選択的に配置した配線支持基材３０を、配線１２の一部並びに半導体素子２０ａ，２０ｂの上に、上記の半田材を介して載置する。
そして、この後に於いては、上記の如く、リフロー処理を施し、半導体素子２０ａ，２０ｂと配線１２、並びに半導体素子２１と配線１２とを、導電性パターン４０，４１を通じて、電気的に接続する。
更に、図１６に示すように、支持基板１０に配置された配線１２、半導体素子２０ａ，２０ｂ，２１、配線支持基材３０並びに導電性パターン４０，４１等を、樹脂６０により封止する。封止後に於いては、連続した支持基板１０、配線支持基材３０並びに樹脂６０をダイシングラインＤＬに沿って分割し、個片化を行う。これにより、図５に示されるような、半導体装置２ａ（マルチチップモジュール）が形成する。
尚、以上に示した半導体装置２ａの製造方法は、当該半導体装置２ａのみ製造方法に限るものではない。当該製造方法は、半導体装置２ｂ，２ｃの製造にも転用できる。
特に、半導体装置２ｃを製造する場合には、上述したプレス工程は要しない。
このように、第３の実施の形態によれば、複数の導電性パターン４０，４１にて、一括して、半導体素子２０ａ，２０ｂ，２１に配設された電極と、配線１２とを電気的に接続できる。その結果、マルチチップパワーデバイスなる半導体装置の生産性を格段に向上させることができる。
例えば、従来のアルミニウム配線を用いたワイヤボンディング法では、アルミニウム配線を１本ボンディングするのに、約１秒を要していた。従って、約２０本のボンディングワイヤを搭載した１つのマルチチップモジュールでは、ワイヤボンディングを完了させるのに、約２０秒を要する。
従って、Ｍ個のマルチチップモジュールを作製する場合には、約２０×Ｍ秒の時間が当該ワイヤボンディングに費やされる。
しかし、本実施の形態によれば、Ｍ個のマルチチップモジュールに含まれる全ての素子対し、僅か１０秒のリフロー処理で、その配線を完了させることができる。
従って、本実施の形態によれば、従来のワイヤボンディング工程で要されていた時間を、約２０×Ｍ分の１０（１０／（２０×Ｍ））に短縮させることができる。
また、第１，２の実施の形態に示す半導体装置１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃでは、導電性パターン４０，４１，４２または導電性金属膜４５，４６を固着させた配線支持基材３０，３２を半導体素子２０ａ，２０ｂの直上に配置している。これにより、半導体装置の薄型化・小型化を図ることができる。
尚、上記の第１，２の実施の形態は、夫々が独立した実施の形態とは限らない。第１，２の実施の形態の中の一つの実施の形態と、他の実施の形態とを複合させた形態にしてもよい。
また、半導体素子（第１の半導体素子）２０ａ，２０ｂと、半導体素子（第２の半導体素子）２１の組み合わせについては、上述したパワー半導体素子、制御用ＩＣチップに限ることはない。
例えば、第１の半導体素子としては、半導体メモリであってもよく、第２の半導体素子としては、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、或いは半導体メモリの何れかであってもよい。また、第１の半導体素子、第２の半導体素子が共に、アナログＩＣチップであってもよい。
第１の実施の形態に係る半導体装置の要部図である。 第１の実施の形態に係る半導体装置の要部断面模式図である。 第１の実施の形態の変形例に係る半導体装置の要部断面模式図である。 第１の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。 第２の実施の形態に係る半導体装置の要部図である。 第２の実施の形態に係る半導体装置の要部断面模式図である。 第２の実施の形態の変形例に係る半導体装置の要部断面模式図である。 第２の実施の形態の別の変形例に係る半導体装置の要部断面模式図である。 半導体装置の製造工程を説明する要部図である（その１）。 半導体装置の製造工程を説明する要部図である（その２）。 半導体装置の製造工程を説明する要部図である（その３）。 半導体装置の製造工程を説明する要部図である（その４）。 半導体装置の製造工程を説明する要部図である（その５）。 半導体装置の製造工程を説明する要部図である（その６）。 半導体装置の製造工程を説明する要部図である（その７）。 半導体装置の製造工程を説明する要部図である（その８）。 半導体装置の製造工程を説明する要部図である（その９）。 半導体装置の製造工程を説明する要部図である（その１０）。
符号の説明
１ａ，１ｂ，１ｃ，２ａ，２ｂ，２ｃ 半導体装置
１０ 支持基板
１１，１３ 半田層
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ 配線
１２ｐ 電極端子
２０ａｐ，２０ｂｐ，２１ｐ，４６ｐ 電極パッド
２０ａ，２０ｂ，２１ 半導体素子
２２ 金属ワイヤ
３０，３２ 配線支持基材
３０ａ 貫通孔
３０ｈ，３０ｓ，３０ｌ フィルム部
３１ 絶縁被膜
４０，４１，４２，４３ 導電性パターン
４０ｈ，４０ｓ，４０ｌ 接続子部
４０ｇ，４１ｇ，４２ｇ，４３ｇ，４５ｇ，４６ｇ 鍍金層
４２ｐ，４３ｐ 電極パッド
４２ｖ，４３ｖ，４６ｖ ビア
４５ｈ，４５ｓ，４５ｌ 金属膜部
４５，４６ 導電性金属膜
５０ 入出力端子
５０ａ クリップ部
６０ 樹脂

Claims (15)

  1. プリント配線板、セラミック配線板、シリコン配線板の何れかである支持基板と、
    前記支持基板の主面に選択的に配置された複数の第１の配線と、
    前記支持基板上に搭載された少なくとも一つの第１の半導体素子と、
    前記支持基板上に搭載され、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子と、
    前記第１の配線に対して配置される第１部分と、前記第１の半導体素子に対して配置される第２部分と、前記第１部分と前記第２部分との間に位置して前記支持基板の前記主面に対して傾斜した第３部分とを備え、前記主面に対向するように配置された配線支持基材と、
    前記配線支持基材に固着された、前記配線支持基材に沿った屈曲構造を有する複数の第２の配線と、
    を有し、前記第１の半導体素子と前記第１の配線とが、少なくとも一つの前記第２の配線を通じて電気的に接続されていることを特徴とする半導体装置。
  2. 前記第２の半導体素子の電極と、前記第１の配線とが、金属ワイヤを通じて電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の半導体素子の電極が前記第１の配線に実装されていることを特徴とする請求項１記載の半導体装置。
  4. 前記第２の配線が前記配線支持基材の主面に固着させた導電性パターンまたは金属膜であることを特徴とする請求項１記載の半導体装置。
  5. 前記第２の配線は、
    前記第１部分から露出して、露出した部分と半田層とを介して前記第１の配線と電気的に接続し、
    前記第２部分から突出して、突出した部分と半田層を介して前記第１の半導体素子と電気的に接続している、
    ことを特徴とする請求項４記載の半導体装置。
  6. 前記第２の半導体素子の電極が前記配線支持基材の主面に配設されている第３の配線に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  7. 前記第３の配線が前記配線支持基材の前記主面に固着させた導電性パターンまたは金属膜であることを特徴とする請求項６記載の半導体装置。
  8. 前記金属膜が配置された前記配線支持基材の前記主面の反対側の主面に、前記金属膜と導通する電極パッドが形成され、前記電極パッドと前記第１の配線とが、電気的に接続されていることを特徴とする請求項７記載の半導体装置。
  9. 前記支持基板の前記主面の端部に、前記第１の配線に導通する複数の電極端子が延出され、夫々の前記電極端子に、入出力端子が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  10. 前記第２の配線は、
    前記配線支持基材の前記支持基板の前記主面と対向する主面に固着され、
    前記第１の配線及び前記第２の配線と半田層を介してそれぞれ電気的に接続し、
    前記第２の配線の前記支持基板の前記主面と対向する主面に、絶縁被膜が固着されている、
    ことを特徴とする請求項１記載の半導体装置。
  11. 連続した支持基板の主面に複数の第１の配線を選択的に配置する工程と、
    前記支持基板の前記主面に、少なくとも一つの第１の半導体素子と、前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子を搭載する工程と、
    前記第１の配線の一部、前記第１の半導体素子の電極の上に、半田材を配置する工程と、
    前記第１の配線に対して配置される第１部分と、前記第１の半導体素子に対して配置される第２部分と、前記第１部分と前記第２部分との間に位置して前記支持基板の前記主面に対して傾斜した第３部分とを備える配線支持基材に固着され、前記配線支持基材に沿った屈曲構造を備えた複数の第２の配線を、前記第１の配線並びに前記第１の半導体素子の上に、前記半田材を介して載置する工程と、
    リフロー処理により、前記第１の半導体素子と前記第１の配線とを前記半田材を介し電気的に接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 前記配線支持基材に固着した前記第２の配線を、前記第１の配線並びに前記第１の半導体素子の上に、前記半田材を介して載置する前に、複数の前記第２の配線を前記配線支持基材に固着し、前記配線支持基材と共に、複数の前記第２の配線を屈曲させることを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記第１の配線に導通し、前記支持基板の前記主面に配置された電極端子に、入出力端子を電気的に接続することを特徴とする請求項１１記載の半導体装置の製造方法。
  14. 前記入出力端子を接続後、前記第１の配線、前記第１の半導体素子、前記第２の半導体素子、前記第２の配線並びに前記配線支持基材を、樹脂により封止することを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記封止後、前記支持基板、前記配線支持基材並びに前記樹脂を分割することを特徴とする請求項１４記載の半導体装置の製造方法。
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