JP2009224529A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】パワー半導体素子とリード端子との間などをワイヤによって接続すると、ワイヤのボンディングは作業時間が長いため、スループットが小さいという問題を解決する。
【解決手段】パワー半導体素子51とこれをマウントするリードフレームと、パワー半導体素子51の電極とリードフレームの外部リード端子との間、パワー半導体素子51の電極と制御素子53の電極との間を、板状の金属片で電気的に接続する。金属片は、絶縁性の基板に形成された配線パターンとし、制御素子は絶縁性の基板にマウントする。
【選択図】図１

Description

この発明は、半導体装置およびその半導体装置の製造方法に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置およびその製造方法に関する。

複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した半導体装置として、いわゆるマルチチップモジュールがある。
パワー半導体素子や、制御用ＩＣを、同じリードフレーム上に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパッケージが知られている。
図４は、マルチチップパッケージの従来例を示す図である。５１，５２はスイッチング素子としてのパワー半導体素子（例えばＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、５３はパワー半導体素子の制御素子としての制御ＩＣ、５４，５５は、前記パワー半導体素子５１，５２をマウントするリードフレームの実装パッド、５６は制御ＩＣ５３をマウントするリードフレームの実装パッド、５７はパワー半導体素子５１，５２や制御ＩＣ５３の各電極を外部に導出するリードフレームのリード端子（アウターリード）、５８はパワー半導体素子５１，５２や制御ＩＣ５３を封止する封止樹脂である。パワー半導体素子５１，５２は、実装パッド５４，５５にはんだもしくは導電性接着剤で実装される。また、パワー半導体素子や制御ＩＣとリード端子との間、あるいはパワー半導体素子と制御ＩＣとの間はＡｌ（アルミニウム）もしくはＡｕ（金）のワイヤで接続している（例えば、特許文献１参照）。

さらに、ワイヤによる接続に代えて、板状の金属片（接続子）で接続した後，エポキシ等のモールド樹脂で封止した構造のパッケージが知られている（例えば特許文献２，特許文献３参照）。
特開2003-218309号公報 特開2004-311539号公報 特開2001-274206号公報

図４のマルチチップパッケージでは、その製造工程において、パワー半導体素子５１，５２や制御ＩＣ５３とリード端子との間をワイヤによって接続している。特に、パワー半導体素子５１，５２とリード端子との間は、パワー半導体素子５１，５２に流れる電流の容量を勘案して、制御ＩＣに接続するワイヤに比べて太いワイヤが用いられる。このような太いワイヤのボンディングは作業時間が長いため、スループットが小さいという問題がある。スループットが小さいため量産性を高める際のネックとなる。スループットを大きくするためには、ワイヤーボンダの台数を増やすなどの設備投資が必要となり、いずれも、半導体パッケージのコスト低減が制限されていた。
また、ワイヤに代えて接続子によって接続する方法を採用した場合であっても、制御ＩＣなど電極数が多い半導体素子に対しては、位置あわせの工数が増加するなどスループットを高めることができないという課題がある。
この発明は、上記の問題点を解決して、半導体素子とリード端子との接続を生産性の高いものとして、半導体パッケージの低コスト化を図るものである。

前記の課題を解決するため、この発明は、パワー半導体素子と、該パワー半導体素子の制御素子とを同一のパッケージ格納するにあたり、前記パワー半導体素子をマウントするダイパッドと外部リード端子とを有するリードフレームと、前記パワー半導体素子の電極と前記外部リード端子との間、前記パワー半導体素子の電極と前記制御素子の電極との間の少なくとも一方を電気的に接続する板状の金属片と、前記パワー半導体素子，前記制御素子，前記金属片を樹脂封止する封止樹脂とを備えるものとする。
そして、前記金属片は、絶縁性の基板に形成された配線パターンとすればよく、前記制御素子を、前記絶縁性の基板にマウントするように構成するとよい。
また、前記リードフレームは、前記パワー半導体素子のマウント部が他の部分に比べて薄くなっている異型フレームを採用してもよく、前記リードフレームの、前記制御素子に対向する部分が開口されているとよい。

前記のようにこの発明は、半導体素子の接続工程を簡単に行うことができ、生産性を向上させることができる。
特に、半導体素子間あるいは半導体素子と外部リード端子との間の複数箇所の接続を、接続子を用いて一括して行うことができる。そして、半導体素子の接続工程を簡単に行うことができる。
また、リードフレームと半導体素子の接続ならびに半導体素子の電極と接続子との接続，接続子とリード端子との接続を一括のはんだリフローで行うことができる。そして、半導体素子の接続工程を簡単に行うことができる。
また、制御ＩＣなど電極数が多い半導体素子に対しても、接続子としての配線パターンを一括で接合することにより、位置あわせなどの工数の増加を招くことなくスループットを高めることができる。

以下にこの発明を、図に示す実施例に基づいて説明する。

図１はこの発明の第１の実施例を示すものである。図１（ａ）〜（ｃ）は、マルチチップパッケージの組立工程を順に示す断面図であり、同図（ｄ）は透視上面図である。同図（ｄ）の一点鎖線の断面が同図（ｃ）に対応する。この実施例でも、パワー半導体素子としてＭＯＳＦＥＴを用いた例を説明する。
図１（ａ）において、１０はリードフレーム、１１，１２ははんだ（層）、２０は絶縁性の基板である配線基板、３１〜３４は接続子である。接続子３１，３３はパワー半導体素子５１，５２のおもて面の主電極（ＭＯＳＦＥＴのソース電極）に接続され、接続子３２，３４はパワー半導体素子５１，５２の制御電極（ＭＯＳＦＥＴのゲート電極）に接続される。リードフレーム１０の１４，１５の部分は、パワー半導体素子５１，５２を実装する実装パッドであり、パワー半導体５１，５２の裏面電極（ＭＯＳＦＥＴのドレイン電極）が接合される。また、１７は、リードフレーム１０の外部導出端子（アウターリード）である。
また、配線基板２０の一方の主面には、接続子として機能する配線パターン２１が形成されている。その他、図４と同じ構成については同じ符号を付して説明を省略する。
図１（ａ）において、リードフレーム１０は、例えば５００μｍのものを用いる。図１（ａ）では図示されていてない外部導出端子（アウターリード）は、この図１（ａ）の状態では、図示しないタイバーによって連結されている。図４に示すリードフレームと図１に示すリードフレーム１０との違いは、図１のリードフレーム１０の配線基板２０に実装された制御ＩＣ５３に対向する部分が開口され、制御ＩＣ用の実装パッドがない点である。また、接続子３１〜３４には、例えば型抜きされた２００μｍの薄銅板を用いた。

以下において、図１を参照して、マルチチップパッケージの組立工程を説明しながら、第１の実施例のマルチチップパッケージの構成を説明する。
まず、リードフレーム１０の所定の場所にはんだ１１を配置する。ここではクリームはんだ（鉛フリーはんだ：融点２５０℃）を用いた。クリームはんだのほかにはんだーシートを用いてもよい。はんだ１１を配置する場所は、後述する接続子３１〜３４や接続子としての配線パターン２１と、リードフレーム１０との接続箇所ならびに、パワー半導体素子５１，５２がマウントされる実装パッド１４，１５である。
つづいて、実装パッド１４，１５に配置されたはんだ１１上に、パワー半導体素子５１，５２をそれぞれ載置し、パワー半導体素子５１，５２の電極部分にもはんだ１２を配置する。後述するはんだ１１，１２の溶融・硬化の工程は一つのの工程で同時に行うことができる。このため、はんだ１１，１２には同じ融点のものを用いる。
並行して、配線基板２０を用意する。配線基板２０は絶縁体で形成された基板の表面に、制御ＩＣ５３用の接続子として機能する配線パターン２１が形成されている。配線基板２０は、絶縁性の基板であり、絶縁体として絶縁性の樹脂を用いたプリント配線基板や、絶縁体にセラミック板を用いたセラミック基板などを用いることができる。

配線基板２０の配線パターン２１と制御ＩＣ５３の電極とを接続する。ここでは、制御ＩＣ５３の電極（図示せず）の表面に形成したバンプ２２によって配線パターン２１との接続と接合を行った。バンプ２２は、はんだバンプのほかに、スタットバンプなどを用いることができる。後述する配線パターン２１とリードフレームとの接合工程に先駆けて配線パターン２１と制御ＩＣ５３との接合を行うため、バンプ２２の融点は、はんだ１１，１２の融点より高い必要がある。このはんだに融点が低いはんだを選択すると、パワー半導体５１，５２の接合に用いるはんだ１１，１２には、さらに融点の低いはんだを選択しなければならなくなる。パワー半導体５１，５２の接合強度を得るためには、実用的にははんだ１１，１２に融点が２６０℃程度のものを選択することになる。そのため、制御ＩＣ５３の接合には、はんだ１１，１２より融点が高く、かつ、はんだ１１，１２の溶融のための加熱時に制御ＩＣ５３の接合箇所も溶融してしまわない融点の温度差が必要となる。そのため、制御ＩＣと配線基板とを接合するはんだバンプ２２には、融点が２８０℃以上のものを用いる。ここでは、融点が約２８０℃のはんだバンプを用いた。なお、はんだバンプ２２の融点の上限は配線基板の樹脂が溶融せず、制御ＩＣが破壊しない程度の温度を選択することになる。

ここで、バンプ２２にＡｕスタッドバンプを用いて、制御ＩＣを配線基板に超音波接合すれば、パワー半導体５１，５２の接合に用いるはんだ１１，１２に融点の高いものを用いることができる。
なお、図示していないが、配線基板に制御ＩＣを裏面（制御ＩＣの電極が形成されていない面）を接合し、制御ＩＣの電極と配線パターン２１とをワイヤボンディングで接続することもできる。このように構成すると、配線パターン２１と制御ＩＣ５３との接続工程に既存の設備を活用することができる。ただし、上記のように、バンプにて接続した方が工数を減らすことができると共に、後述する樹脂封止の工程でワイヤが倒れたり切断されたりすることもない。
次に、図１（ｂ）に示すように、パワー半導体素子５１，５２上のはんだ１２が配置された箇所および、リードフレーム１０上のはんだ１１が配置された箇所に接続子３１〜３４ならびに制御ＩＣが接合された配線基板２０の配線パターンをそれぞれ載置する。
リードフレーム１０上に、パワー半導体素子５１，５２、制御ＩＣ５３が実装済みの配線基板２０、接続子３１〜３４のすべての配置が完了した時点で、これらの積層体を一括してリフロー処理する。

次に、図１（ｃ）に示すように、リフロー処理され、各部分の接合が完了した積層体のうち、パワー半導体５１，５２、配線基板２０、接続子３１〜３４などの部分を封止樹脂５８によって樹脂封止する。その後、図示していないタイバーを切断して外部導出端子を独立させる。
図１（ｄ）では、パワー半導体素子５１，５２の直列接続回路と、パワー半導体素子５１のゲートを制御ＩＣで制御する構成となっているが、この回路構成に限るものではなく、パワー半導体素子５２のゲートも制御ＩＣで制御する構成とすることもできる。
このように構成することにより、パワー半導体素子とリードフレームとの間の接続、パワー半導体同士の接続、制御ＩＣとリードフレームとの接続など複数箇所の接続を、接続子を用いて一括して行うことができる。

図２はこの発明の第２の実施例を示すものである。図２（ａ）〜（ｃ）は、マルチチップパッケージの組立工程を順に示す断面図であり、同図（ｄ）は透視上面図である。同図（ｄ）の一点鎖線の断面が同図（ｃ）に対応する。この実施例でも、パワー半導体素子としてＭＯＳＦＥＴを用いた例を説明する。
図２（ａ）において、１１０はリードフレーム、１１，１２ははんだ（層）、２００は配線基板、１３１〜１３５は配線基板の一方の主面に形成された配線パターンであり、接続子として機能する。接続子としての配線パターン（以下単に配線パターンという）１３１，１３３はパワー半導体素子５１，５２のおもて面の主電極（ＭＯＳＦＥＴのソース電極）に接続され、配線パターン１３２，１３４はパワー半導体素子５１，５２の制御電極（ＭＯＳＦＥＴのゲート電極）に接続される。リードフレーム１１０の１１４，１１５の部分は、パワー半導体素子５１，５２を実装する実装パッドであり、パワー半導体５１，５２の裏面電極（ＭＯＳＦＥＴのドレイン電極）が接合される。リードフレーム１０の実装パッド１１４，１１５の部分は、他の部分より厚さが薄く形成された異型リードフレームを採用している。図２（ａ）に示すように、実装パッド１１４，１１５の厚さは、その上に実装されるパワー半導体素子５１，５２とその接合に用いるはんだ１１の厚さとの合計が、リードフレーム１１０の厚い部分とほぼ同じとなるように設定されている。このようにすることで、パワー半導体素子５１，５２上のはんだ１２と、リードフレームのその端部分上のはんだ１１の接合面の高さがほぼ同一平面にそろうため、後述する接合工程で、配線基板２００による一括の接合が可能となる。

また、１１７は、リードフレーム１０の外部導出端子（アウターリード）である。
その他、図１と同じ構成については同じ符号を付して説明を省略する。
図２（ａ）において、リードフレーム１１０は、例えば５００μｍのものを用いる。実装パッド１１４，１１５の異型部（薄い部分）の厚さは、２５０μｍとした。図２（ａ）では図示されていてない外部導出端子（アウターリード）１１７は、この図２（ａ）の状態では、図示しないタイバーによって連結されている。図４に示すリードフレームと図２に示すリードフレーム１１０との違いは、図２のリードフレーム１１０の配線基板２００に実装された制御ＩＣ５３に対抗する部分が開口され、制御ＩＣ用の実装パッドがない点と、先述した厚みの異なる異型部である。
以下において、図２を参照して、マルチチップパッケージの組立工程を説明しながら、第２の実施例のマルチチップパッケージの構成を説明する。
まず、リードフレーム１１０の所定の場所にはんだ１１を配置する。ここではクリームはんだ（鉛フリーはんだ：融点２５０℃）を用いた。クリームはんだのほかにはんだーシートを用いてもよい。はんだ１１を配置する場所は、後述する配線パターン１３１〜１３５とリードフレーム１１０との接続箇所ならびに、パワー半導体素子５１，５２がマウントされる実装パッド１１４，１１５である。

つづいて、実装パッド１１４，１１５に配置されたはんだ１１上に、パワー半導体素子５１，５２をそれぞれ載置し、パワー半導体素子５１，５２の電極部分にもはんだ１２を配置する。後述するはんだ１１，１２の溶融・硬化の工程は一つのの工程で同時に行うことができる。このため、はんだ１１，１２には同じ融点のものを用いる。
並行して、配線基板２００を用意する。配線基板２００は絶縁体で形成された基板の表面に、配線パターン１３１〜１３５が形成されている。配線基板２０は、絶縁体として絶縁性の樹脂を用いたプリント配線基板や、絶縁体にセラミック板を用いたセラミック基板などを用いることができる。
配線基板２００の制御ＩＣとの接続を行う配線パターン１３５と制御ＩＣ５３の電極とを接続する。ここでは、制御ＩＣ５３の電極（図示せず）の表面に形成したバンプ２２によって配線パターン１３５との接続と接合を行った。バンプ２２は、はんだバンプのほかに、スタットバンプなどを用いることができる。後述する配線パターン１３１〜１３５とリードフレームとの接合工程に先駆けて配線パターン１３５と制御ＩＣ５３との接合を行うため、バンプ２２の融点は、はんだ１１，１２の融点より高い必要がある。このはんだに融点が低いはんだを選択すると、パワー半導体５１，５２の接合に用いるはんだ１１，１２には、さらに融点の低いはんだを選択しなければならなくなる。パワー半導体５１，５２の接合強度を得るためには、実用的にははんだ１１，１２に融点が２６０℃程度のものを選択することになる。そのため、制御ＩＣ５３の接合には、はんだ１１，１２より融点が高く、かつ、はんだ１１，１２の溶融のための加熱時に制御ＩＣ５３の接合箇所も溶融してしまわない融点の温度差が必要となる。そのため、制御ＩＣと配線基板とを接合するはんだバンプ２２には、融点が２８０℃以上のものを用いる。ここでは、融点が約２８０℃のはんだバンプを用いた。なお、はんだバンプ２２の融点の上限は配線基板の樹脂が溶融せず、制御ＩＣが破壊しない程度の温度を選択することになる。

ここで、バンプ２２にＡｕスタッドバンプを用いて、制御ＩＣを配線基板に超音波接合すれば、パワー半導体５１，５２の接合に用いるはんだ１１，１２に融点の高いものを用いることができる。
なお、図示していないが、配線基板に制御ＩＣを裏面（制御ＩＣの電極が形成されていない面）を接合し、制御ＩＣの電極と配線パターン２１とをワイヤボンディングで接続することもできる。このように構成すると、配線パターン２１と制御ＩＣ５３との接続工程に既存の設備を活用することができる。ただし、上記のように、バンプにて接続した方が工数を減らすことができると共に、後述する樹脂封止の工程でワイヤが倒れたり切断されたりすることもない。
次に、図２（ｂ）に示すように、パワー半導体素子５１，５２上のはんだ１２が配置された箇所および、リードフレーム１１０上のはんだ１１が配置された箇所に配線パターン１３１〜１３５をそれぞれ載置する。
リードフレーム１０上に、パワー半導体素子５１，５２、制御ＩＣ５３が実装済みの配線基板２００、接続子１３１〜１３５のすべての配置が完了した時点で、これらの積層体を一括してリフロー処理する。

次に、図２（ｃ）に示すように、リフロー処理され、各部分の接合が完了した積層体のうち、パワー半導体５１，５２、配線基板２００、接続子１３１〜１３５などの部分を封止樹脂５８によって樹脂封止する。その後、図示していないタイバーを切断して外部導出端子を独立させる。
図１（ｄ）では、パワー半導体素子５１，５２の直列接続回路と、パワー半導体素子５１のゲートを制御ＩＣで制御する構成となっているが、この回路構成に限るものではなく、パワー半導体素子５２のゲートも制御ＩＣで制御する構成とすることもできる。
このように構成することにより、パワー半導体素子とリードフレームとの間の接続、パワー半導体同士の接続、制御ＩＣとリードフレームとの接続など複数箇所の接続を、接続子を用いて一括して行うことができる。
なお、樹脂５８による封止にあたり、図２（ｃ）のように、樹脂５８で配線基板２００を全て覆ってもよいし、配線基板２００の配線パターンが形成されていないもう一方の主面（以下、単に他方主面という）を露出させ、その他の部分を樹脂封止するようにしてもよい。配線基板の他方主面を露出させることで、パワー半導体素子５１，５２が発生する熱を容易に放熱することができる。

図３（ａ）は図２（ｃ）の円で囲んだＡ部の拡大図であり、（ｂ）〜（ｄ）は変形例である。
図３（ｂ）は、配線基板の他方主面を露出させた例であり、（ｃ），（ｄ）に示すように、配線基板２００の端面に凹部Ｂを形成してもよい。凹部Ｂを設けることにより、配線基板２００の他方主面を露出した場合でも、封止樹脂５８との密着性が強固となる。

この発明の第１の実施例を示す図であり、（ａ）〜（ｃ）は、マルチチップパッケージの組立工程を順に示す断面図であり、（ｄ）は透視上面図である。 この発明の第２の実施例を示す図であり、（ａ）〜（ｃ）は、マルチチップパッケージの組立工程を順に示す断面図であり、図（ｄ）は透視上面図である。 図２の部分拡大図である。 マルチチップパッケージの従来例を示す図である。

符号の説明

１
１０，１１０ リードフレーム
１１，１２ はんだ（層）
１４，１５，１１４，１１５，５４，５５，５６ リードフレームの実装パッド
１７，１１７，５７ リードフレームのリード端子（アウターリード）
２０，２００ 配線基板
２１，１３１〜１３５ 配線パターン
３１〜３４ 接続子
５１，５２ スイッチング素子としてのパワー半導体素子
５３ 制御ＩＣ
５８ 封止樹脂

Claims (14)

1. パワー半導体素子と、該パワー半導体素子の制御素子とを同一のパッケージ格納した半導体装置において、
   前記パワー半導体素子をマウントするダイパッドと外部リード端子とを有するリードフレームと、
   前記パワー半導体素子の電極と前記外部リード端子との間、前記パワー半導体素子の電極と前記制御素子の電極との間の少なくとも一方を電気的に接続する板状の金属片と、
   前記パワー半導体素子，前記制御素子，前記金属片を樹脂封止する封止樹脂と、
   を備えることを特徴とする半導体装置。
2. 前記金属片は、絶縁性の基板に形成された配線パターンであることを特徴とする請求項１に記載の半導体装置。
3. 前記絶縁性の基板は、絶縁性樹脂の板またはフィルムの少なくとも一方であることを特徴とする請求項２に記載の半導体装置。
4. 前記絶縁性の基板は、絶縁性のセラミック板であることを特徴とする請求項２に記載の半導体装置。
5. 前記制御素子は、前記絶縁性の基板にマウントされることを特徴とする請求項２に記載の半導体装置。
6. 前記制御素子は、Ａｕスタッドバンプを介して前記絶縁性の基板に形成された配線パターンに接続することを特徴とする請求項５に記載の半導体装置。
7. 前記制御素子は、融点が280℃以上のはんだを介して前記絶縁性の基板に形成された配線パターンに接続することを特徴とする請求項５に記載の半導体装置。
8. 前記リードフレームは、前記パワー半導体素子のマウント部が他の部分に比べて薄くなっている異型フレームであることを特徴とする請求項２に記載の半導体装置。
9. 前記リードフレームは、前記制御素子に対向する部分が開口されていることを特徴とする請求項２に記載の半導体装置。
10. パワー半導体素子をリードフレームのダイパッドに接合する工程と、
    前記パワー半導体素子の制御素子を絶縁性の基板に形成された配線パターンに接合する工程と、
    前記絶縁性の基板の配線パターンが形成された面を前記リードフレームに載置して接合する工程と、
    前記リードフレームと前記パワー半導体素子との間に板状の金属片を接合する工程と、
    前記パワー半導体素子，前記制御素子，前記絶縁性の基板，前記板状の金属片を樹脂封止する工程と、
    を有する半導体装置の製造方法。
11. 前記板状の金属片を、前記絶縁性の基板に配線パターンとして形成する工程を有する請求項１０に記載の半導体装置の製造方法。
12. 前記制御素子と前記絶縁性の基板の配線パターンとの間をＡｕスタッドバンプを介して接続する工程を有する請求項１０に記載の半導体装置の製造方法。
13. 前記各接合工程は、
    前記パワー半導体素子と前記リードフレームのダイパッドとの間にはんだ材を供給する工程と、
    前記配線パターンと前記リードフレームとの間にはんだ材を供給する工程と、
    前記板状の金属片と前記パワー半導体素子との間にはんだ材を供給する工程と、
    前記各はんだ材を溶融，凝固させて、前記パワー半導体素子と前記リードフレームのダイパッドとの間，前記配線パターンと前記リードフレームとの間，前記板状の金属片と前記パワー半導体素子との間をそれぞれはんだ接合する工程を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
14. 前記はんだ接合する工程は、前記制御素子と前記絶縁性の基板の配線パターンとの間をＡｕスタッドバンプを介して接続する工程より後に行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
    

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