JP2007053379A - パワー半導体パッケージングの方法および構造 - Google Patents

パワー半導体パッケージングの方法および構造 Download PDF

Info

Publication number
JP2007053379A
JP2007053379A JP2006221746A JP2006221746A JP2007053379A JP 2007053379 A JP2007053379 A JP 2007053379A JP 2006221746 A JP2006221746 A JP 2006221746A JP 2006221746 A JP2006221746 A JP 2006221746A JP 2007053379 A JP2007053379 A JP 2007053379A
Authority
JP
Japan
Prior art keywords
dielectric film
power semiconductor
semiconductor chip
conductive layer
active surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006221746A
Other languages
English (en)
Other versions
JP5129468B2 (ja
Inventor
Raymond A Fillion
レイモンド・アルバート・フィリオン
Richard A Beaupre
リチャード・アルフレッド・ボープル
Ahmed Elasser
アーメッド・イレイサー
Robert J Wojnarowski
ロバート・ジョン・ウォヤナロウスキ
Charles Steven Korman
チャールズ・スティーブン・コーマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JP2007053379A publication Critical patent/JP2007053379A/ja
Application granted granted Critical
Publication of JP5129468B2 publication Critical patent/JP5129468B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92132—Sequential connecting processes the first connecting process involving a build-up interconnect
    • H01L2224/92135—Sequential connecting processes the first connecting process involving a build-up interconnect the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】少なくとも１つのパワー半導体チップ２１の１つまたは複数のコンタクトパッド２２および２３と揃えられた１つまたは複数のスルーホール１１を持つ誘電体膜１０を備える半導体チップパッケージ構造を提供すること。
【解決手段】誘電体膜１０に隣接するパターン形成された導電層４０は、コンタクトパッド２２および２３と揃えられた１つまたは複数のスルーホール１１を通して延び、導電層４０をコンタクトパッド２２および２３に電気的に結合する１つまたは複数の導電性支柱４１を持つ。いくつかの実施形態では、１つまたは複数の空隙９１は、誘電体膜１０と少なくとも１つのパワー半導体チップ２１の活性表面２４との間に形成することができる。半導体チップパッケージ構造を作る方法も開示される。
【選択図】図４

Description

本出願は、一般に、パワー半導体デバイスのパッケージングのための構造および方法に関する。
ＳｉＣデバイスなどのワイドバンドギャップ半導体デバイスは、一部のパワーエレクトロニクスアプリケーションにおいて、デバイス性能を落としたり、または作動寿命を縮める故障メカニズムを生み出したりすることなく、非常に高い温度で動作できる。このような属性には、動作温度を低く維持しなければならないならば必要になる高価な冷却構造および材料を使用することなく、高温環境で高出力動作を行わせることができるという潜在的利点がある。しかし、ワイドバンドギャップパワーデバイスを高温で動作させる場合は、パッケージング、アセンブリ、相互接続部材料、プロセス、および構造に大きな制限が課せられる。
以前は、半導体パッケージング技術は、１２５℃から１５０℃範囲近くにあるシリコンおよびガリウムヒ素デバイスの知られている温度制限に合わせて設計された。このようなデバイス用のパッケージ構造は、典型的には、ポリマー材料およびワイヤーボンディング相互接続技術を組み込んでおり、これは、熱損傷を持続させることなく低い温度で使用できる。これらの技術を組み込んだパッケージ構造は、一般に、比較的高い温度に連続して曝されると、必ず、劣化および信頼性の問題に直面することになる。
従来のパッケージング技術では、典型的には、有機接着層を採用しており、これは、例えば約３０から約６０ｐｐｍ／Ｃまでの範囲の比較的高いＣＴＥ値を持つことが多い。非常に低い温度または広い範囲に渡る熱サイクルを伴うアプリケーションでは、これらの有機接着層を使用すると、パッケージ構造に対し望ましくないレベルの熱応力が引き起こされる可能性がある。
気密封止されていないパッケージ構造でポリマーを使用した場合も、ポリマーは水分を吸収する傾向があるため、高水分環境では問題を引き起こす可能性がある。水分の吸収は、ポリマーの誘電率を高める、寄生容量を増やすなど、望ましくない効果をもたらしうる。
有機ポリマー材料を含まないパッケージングアプローチは、一般に、複雑であり、費用がかかり、電気的性能も劣る。これらの無機ベースのパッケージは、一般に、セラミック基板上に実装されたワイヤボンディングデバイスであり、１つまたは複数の相互接続構造およびダイ実装ダウンパッドを含む。しかし、相互接続構造をセラミック基板上に組み込むと、一般に、最適でない熱伝導セラミック材料が使用され、そのため、最適でない熱経路を有するモジュールが得られる可能性がある。
さらに、ワイヤボンディングデバイスには、高い直列電気抵抗、高いインダクタンス、高レベルの電磁障害（ＥＭＩ）、デバイスへの機械的応力の印加、デバイス表面上の電流集中（カレント・クラウディング）を含む、多くの不利点がある。ワイヤボンドアセンブリの他の欠点は、ワイヤボンドパッドを基板上に設けるために大きなパッケージ高さおよび広い基板専有面積を必要とすることである。さらに、ワイヤボンドを誘電体でコーティングし、電圧絶縁を行うことは、ワイヤボンドの形状、ワイヤボンドを作るために一般に使用される金、ワイヤボンド自体の極端な脆さを含む、さまざまな理由から困難な場合がある。ワイヤボンドの誘電体分離を行うことが困難であることは、高出力アプリケーションの開発に使用される電流および電圧が比較的高いため、ますます問題になってきている。
米国特許第４，８３５，７０４号公報 米国特許第５，１６９，６７８号公報 米国特許第５，２５８，６４７号公報 米国特許第５，３２４，６８７号公報 米国特許第５，４４９，４２７号公報 米国特許第５，５３２，５１２号公報 米国特許第５，５５４，３０５号公報 米国特許第５，５７６，５１７号公報 米国特許第５，６３７，９２２号公報 米国特許第５，６７２，５４６号公報 米国特許第５，７８５，７８７号公報 米国特許第５，９４９，１３３号公報 米国特許第６，００２，１６２号公報 米国特許第６，２２９，２０３号公報 米国特許第６，２９７，４５９号公報 米国特許第６，３０６，６８０号公報 米国特許第６，４１０，３５６号公報 米国特許第２００２／０１２１６９１Ａ１号公報 Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ．６０ｔｈ Ｅｄ．Ｐａｇｅｓ Ｃ−７２２ ｔｏ Ｃ−７２３ Ａ．Ｗｅｒｌｉｎｇ ｅｔ ａｌ．，"Ｆａｓｔ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ ｓｉｎｇｌｅ ｓｃａｔｔｅｒ ｓｉｍｕｌａｔｉｏｎ ａｌｇｏｒｉｔｈｍ ａｎｄ ｉｔｓ ｕｓｅ ｉｎ ｉｎｔｅｒａｔｉｖｅ ｉｍａｇｅ ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ ｏｆ ＰＥＴ ｄａｔａ，"Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ Ｐｕｂｌｉｓｈｉｎｇ，Ｐｈｙｓ．Ｍｅｄ．Ｂｉｏｌ．４７（２００２），ｐｐ．２２４７−２９６０ Ｍ．Ｐｏｐａｌｌ ｅｔ ａｌ．，"Ｏｒｍｏｃｅｒ（登録商標）ｓ−Ｉｎｏｇｒａｎｉｃ−Ｏｒｇａｎｉｃ Ｈｙｂｒｉｄ ｍａｔｅｒｉａｌｓ ｆｏｒ ｅ／ｏ−Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ−Ｔｅｃｈｎｏｌｏｇｙ，"Ｍｉｌ．Ｃｒｙｓｔ．ａｎｄ Ｌｉｑ．Ｃｒｙｓｔ，２０００．Ｖｏｌ．３５４，ｐｐ．１２３−１４２ Ｆｒａｕｎｈｏｆｅｒ Ｉｎｓｔｉｔｕｔ Ｓｉｌｉｃａｔｆｏｒｓｃｈｕｎｇ Ａｎｎｕａｌ Ｒｅｐｏｒｔ ２００３，Ｏｒｍｏｃｅｒｓ，Ｐａｇｅｓ ４４−４８
本発明は、上記従来技術の課題を解決することを目的の一つとする。
本出願は、さまざまなパワー半導体パッケージ構造およびパッケージ構造を作る方法を対象とする。上記のいくつかの態様が有する利点は、広い熱サイクルを伴うアプリケーションにおいて、または高水分環境において、デバイス動作を制限するか、または特定の高温で望ましくない応力を引き起こす可能性のある有機接着材料および／または他の有機材料の除去、誘電体構造の一部として１つまたは複数の空隙を使用すること、寄生容量を低減するパッケージ相互接続構造、高温での動作により引き起こされる熱応力に耐えられる堅牢な相互接続構造、パッケージ相互接続構造が形成される平面誘電体膜、チップを相互接続構造に相互接続する性能制限ワイヤボンドがないこと、または熱抵抗の低い冷却経路のうちの１つまたは複数である。
本出願の一実施形態は、パワー半導体チップパッケージ構造を製造する方法を対象とする。この方法は、第１の表面および第２の表面を有する誘電体膜を備えることを含む。活性表面および対向する背面を持つ少なくとも１つのパワー半導体チップも提供され、活性表面は１つまたは複数のコンタクトパッドを持つ。接着剤の層は、誘電体膜の第１の表面に隣接して施され、誘電体膜は、活性表面を接着層と物理的に接触させることにより少なくとも１つのパワー半導体チップの活性表面に接着される。パターン形成された導電層は、誘電体膜の第２の表面に隣接して形成され、導電層は、誘電体膜内に形成された１つまたは複数のスルーホールを通して延び、１つまたは複数のコンタクトパッドと電気的に接触する。接着層が取り除かれ、誘電体膜と少なくとも１つのパワー半導体チップの活性表面との間に１つまたは複数の空隙が形成される。
本出願の他の実施形態は、活性表面および対向する背面を持つ少なくとも１つのパワー半導体チップを含み、活性表面は１つまたは複数のコンタクトパッドを持つパワー半導体チップパッケージ構造を対象とする。誘電体膜は、パワー半導体チップに隣接し、誘電体膜は１つまたは複数のコンタクトパッドと揃えられた１つまたは複数のスルーホールを持つ。パターン形成された導電層は、誘電体膜に隣接し、導電層はコンタクトパッドと揃えられた１つまたは複数のスルーホールを通して延び、導電層をコンタクトパッドに電気的に結合する１つまたは複数の導電性支柱を持つ。１つまたは複数の空隙は、誘電体膜と少なくとも１つのパワー半導体チップの活性表面との間に配置される。
これらおよび他の実施形態は、いくつかの実施形態の詳細な説明でさらに詳しく説明される。
本明細書に組み込まれ、本明細書の一部を形成する、付属の図面は、書かれた説明と共に、本発明の原理を説明するために使用される、例示的な実施形態を示している。図面に対し選択された特定の図は、例示することのみを目的としており、本発明の範囲を制限することは意図されていないことは理解されるであろう。これらの図面は、一般に、説明されているデバイスの関連する部分のみの図であり、本出願に関係する概念を説明するのに十分なだけ詳細である。さらに、図面内の構造の特定の向きは、製造時に構造の向きを表すことを意図されておらず、請求項を制限するものと解釈すべきではない。
図面は後のほうで説明される。
以下の説明では、例証として、本発明を実施できる特定の例示的な実施形態を示す、付属の図面を参照する。これらの実施形態は、当業者であれば本発明を実施できるように十分に詳しく説明されており、他の実施形態を利用できること、および本発明の範囲から逸脱することなく変更を加えられることを理解するであろう。したがって、以下の説明は、限定的な意味で解釈すべきではない。可能な限り、同じ参照番号は、図面全体を通して、同じまたは類似のパーツを指すために使用される。
与えられた半導体パッケージ構造を連続して使用できる温度は、とりわけ、パッケージ構造で使用される材料および構造が熱応力に耐える能力に応じて決まる。概して、無機材料は、通常、有機材料に比べて高い温度に耐えられ、熱膨張率（ＣＴＥ）も低いことが多く、そのため、パッケージ構造内の熱応力レベルも低くなる可能性がある。しかし、無機材料のみのパッケージングを使用するのと比べて一般にコストを下げられるので、動作温度が許せば、有機材料を使用するのが望ましいと考えられる。
したがって、本出願のいくつかの実施形態は、最終構造で使用される材料のおかげで、他の実施形態よりも高い温度で使用できる。例えば、本出願で開示されているいくつかのパッケージ構造は、最大１５０℃または２００℃までの温度で連続して使用することができるが、他のパッケージ構造は、それよりも高い、例えば、２５０℃、３００℃、３５０℃まで、またはさらに高い温度で連続して使用できる。
本出願の構造は、高温アプリケーションでの使用に限定されず、特定の材料の膨張または収縮により引き起こされる応力を低減することが望ましい他のアプリケーションにおいても使用できる。以下でさらに詳しく説明される、本出願のいくつかの実施形態では、接着層を取り除くと、低温アプリケーションにおいて、または広い熱サイクルが実現される場合に、接着層がチップコンタクトパッドとの金属接続に対し与える可能性のある応力を低減するか、またはなくすことができる。このようなアプリケーションの実施例は、例えば、約７０Ｋ以下の低温で、または例えば約−４０℃から約＋１５０℃までの範囲の温度での温度サイクリングなど、１００℃以上の温度でパワーデバイスに変化が生じる場合に、パワーデバイスを使用することを含む。同様に、本出願の構造は、さらに、有機接着層が水分を吸収し、膨張し、さらにチップコンタクトパッドとの金属接続部に応力を与える可能性のある高水分アプリケーションにおいて有利であろう。
本出願の構造は、限定はしないが、例えばＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）およびＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を含む、ダイオードおよびパワートランジスタなどの任意の種類のパワー半導体デバイス用のパッケージングを実現するために使用することができる。これらのパワー半導体デバイスは、ＳｉまたはＧａＡｓなどの、好適な半導体材料を含むことができる。一実施形態では、半導体デバイスは、高温に耐えられる、ＳｉＣデバイスなどのワイドバンドギャップ半導体材料を含む。パッケージングまたは相互接続に先立って、これらのデバイスは、一般的には、半導体チップの形態をとる。
図１から９Ｂは、図９Ａに例示されている、パワー半導体デバイスパッケージ構造を製造する方法だけでなく、その結果のパッケージ構造を対象とする一実施形態を示している。図９Ａのチップ２１は、本出願のパッケージ構造で使用することができる半導体パワーチップを表している。チップ２１はＭＯＳＦＥＴデバイスとして例示されているが、チップ２１は、上述のように、ＩＧＢＴおよびダイオードを含む、任意の種類のパワー半導体デバイスを含むことができると理解される。
図３に例示されているように、チップ２１は、活性表面２４および背面２５を持つ。概して、活性表面２１は、コンタクトパッド２２および２３により表されるように、その上に形成された１つまたは複数のコンタクトパッドを持つことができる。図に示されているように、パワーチップ２１は、ソースパッドと呼ばれる大きなパワーパッド２２、およびゲートパッドと呼ばれるそれよりも小さい制御パッド２３を含む、ＭＯＳＦＥＴデバイスに典型的な２つの上面コンタクトパッドを持つ。背面２５は、さらに、当業でよく知られているように、ドレインパッド（図に示されていない）と呼ばれる、背面コンタクトを含むことができる。チップ２１は、以下でさらに詳しく説明するように、１つまたは複数のコンタクトパッドおよび背面コンタクトとの電気的接触を介してパッケージ相互接続構造に電気的に結合することができる。
図１および２は、膜の厚さを通して延びる複数のスルーホール１１を持つ誘電体膜１０の一実施形態の上面および断面図を示している。図１および２は、図３から９に示されているように、単一チップ部位と連動して形成される誘電体膜１０の部分のみを例示している。図１４から１６に例示されているように、誘電体膜１０は、マルチチップモジュール内の多数のそのようなチップ部位をカバーすることができる。誘電体膜１０は矩形の形状を持つものとして例示されているが、誘電体膜１０は、本出願の構造を形成するのに適している所望の形状またはサイズを持つことができる。
誘電体膜１０は、所望の任意の厚さを持つことができる。例えば、誘電体膜１０は、１から１０００ミクロン、またはより好ましくは５０から５００ミクロンの範囲、およびそれらの間に含まれるすべての部分範囲内の厚さを持つことができる。一実施形態では、誘電体膜１０は、膜の長さおよび幅全体を通して一様な厚さを持つ。
一実施形態では、スルーホール１１は、図１および２に例示されているように、垂直側壁を持つ円形の形状である。ただし、スルーホール１１の形状は制限されず、好適な任意の形状とすることができる。例えば、スルーホール１１は、卵形、またはコーナーが丸い正方形、または他のより複雑な形状とすることができる。他の実施形態では、スルーホール１１は、テーパー付きの側壁を持つことができる。
誘電体膜１０は、無機または有機電気絶縁材料のいずれかを含む、半導体パッケージ構造で使用するのに好適な誘電体材料で作ることができる。使用できる無機材料は、例えば、ガラス、セラミックス、またはパワーパッケージ構造で使用するのに適しているその他の無機絶縁体を含む。このような無機材料の具体的な例は、Ａｌ２Ｏ３、ＢｅＯ、Ｓｉ３Ｎ４、ＡｌＮ、ＳｉＣ、窒化ガリウム、ダイヤモンド、ニューヨーク州バファローのＡｄｖａｎｃｅｄ Ｒｅｆｒａｃｔｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ社が製造しているＤｙｌｙｎなどのダイヤモンド状炭素、および多結晶シリコンを含む。好ましい一実施形態では、誘電体膜は、低温同時焼成セラミック（ＬＴＣＣ）である。
誘電体膜１０として採用できる有機材料は、半導体パッケージ構造で使用するのに適している電気的絶縁有機材料を含む。一実施形態では、誘電体膜１０は、１５０℃よりも高い温度で連続的に使用しても安定している電気的絶縁ポリマーとすることができる。好適な材料の例は、ＫＡＰＴＯＮ（Ｅ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏ．の商標）などのポリイミド、ポリキノリン、ポリキノキサリン、およびポリエーテルケトンなどの高温ポリマー、Ｍｉｔｓｕｂｉｓｈｉ Ｇａｓ Ｃｈｅｍｉｃａｌにより製造されている、ＢＴ（ビスマレイミドトリアジン）樹脂、ポリエステル、ハンダレジスト、エポキシ、シリコーンベースの材料、およびＵＬＴＥＭ（商標）ポリエーテルイミド樹脂（ＵＬＴＥＭは、Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標である）などの熱可塑性樹脂を含む。
一実施形態では、誘電体膜１０は、処理中にフレーム（図に示されていない）で支持される。誘電体膜１０は、柔軟な材料を含むが、フレームは、誘電体膜１０を所望の平面形状に維持するための支持材となり、また処理をしやすくする。
誘電体膜１０は、広範囲に渡るＣＴＥ値を持つ誘電体材料を含むことができる。例えば、ＣＴＥ値が約０から約３０ｐｐｍ／Ｃであり、またすべての部分範囲がその間にある、材料を使用することができる。高い弾性率および高い機械的剛性を持つ無機誘電体を使用する実施形態などのいくつかの実施形態では、誘電体膜１０に対し、ＣＴＥ値がチップ２１の値と似ている材料を使用し、加熱および冷却時のチップ２１および誘電体膜１０の相対的膨張および収縮により引き起こされる応力を下げることが望ましいと考えられる。このような一実施形態では、誘電体膜１０に使用される材料は、チップ２１のそれぞれｘ軸およびｙ軸ＣＴＥと同じまたは類似のｘ軸およびｙ軸ＣＴＥを持ち、ｘ軸およびｙ軸ＣＴＥは、図８に示されているチップ２１の上面に平行な膜の平面内で誘電体膜を定義する。例えば、チップ２１がＳｉＣでできている場合、ＣＴＥは約３ｐｐｍ／Ｃであり、誘電体膜は、さらに、ＳｉＣ、または約ＣＴＥが約３ｐｐｍ／Ｃである他の材料とすることもできる。他の実施形態では、特に誘電体膜１０の弾性率または機械的強度が低く、高ＣＴＥ誘発応力をチップ２１に加えない場合に、好ましくはＣＴＥ値が高い材料を使用して、典型的には約１５から約２０ｐｐｍ／Ｃの範囲のＣＴＥを有する導電層４０内の応力を低減することができる。例えば、一実施形態では、ＣＴＥが約１０から約２５ｐｐｍ／Ｃである誘電体材料を使用して、導電層４０のＣＴＥに類似しているＣＴＥを与えることができる。さらに他の実施形態では、誘電体膜１０は、約０から約９ｐｐｍ／Ｃまでの範囲、より好ましくは、約２から約５ｐｐｍ／Ｃまでの範囲にあるＣＴＥ値を持つことができる。
一般に、パワーデバイスは、主に、背面から冷却される。しかし、活性表面からの冷却が望ましいいくつかの実施形態では、ＳｉＣ、ＳｉＮ、ＡｌＮなどの高い熱伝導率を持つ材料を誘電体膜１０に使用することができ、誘電体膜１０を通してチップ２１の活性表面２４から熱をより効率よく伝えて逃がすことができる。
スルーホールのサイズおよび個数は、コンタクトパッド２２および２３のサイズ、およびとりわけ、チップ２１の電流要件に依存しうる。例えば、図９Ａに例示されているように、導電層４０は複数の比較的小さいスルーホールを通してコンタクトパッド２２と接触し、チップ２１の所望の電流要件を満たす。他の実施形態では、同じ所望の電流要件を満たすのに、より大きな開口部を持つより少ないスルーホールを使用することができる。例えば、単一の大きなスルーホールで、図９Ａの実施形態のコンタクトパッド２２に揃えられている複数のスルーホールを置き換えることも可能であろう。一実施形態では、スルーホール１１は、例えば１００から５０００ミクロンまでの範囲であり、すべての部分範囲がその間に入る、直径を有する。
一実施形態では、誘電体膜１０を形成する方法は、所望の材料の平面誘電体膜を獲得し、適当な手段によりその中にスルーホール１１を形成することを含む。例示的な一実施形態では、誘電体膜１０は、セラミックであり、スルーホール１１は、機械式穴あけ器またはウォータージェットの使用など、好適な機械的方法により形成されるが、誘電体膜１０は、焼成前状態（つまり、緑色状態）にある。他の実施形態では、誘電体膜は、例えば機械式ドリル、レーザー式ドリル、化学エッチング技術、または焼成されたままのセラミックに孔を形成する他の好適な方法により、スルーホール１１を形成する前に、焼成される。焼成されたままの状態で孔を形成することは、誘電体膜内にスルーホールを位置決めするために狭い許容範囲が必要な場合に好ましいと考えられるが、それは、焼成前の状態にある膜は、一般に、焼成されると収縮し、スルーホールを正確に位置決めすることが困難になる可能性があるからである。
図３は、誘電体膜１０の表面に隣接して施されたポリマー接着層２０を持つ誘電体膜１０の断面図を例示している。接着層２０の目的は、導電層４０が図４に例示されているその後の処理工程で形成されるまで、誘電体膜１０を一時的にパワー半導体チップ２１の活性表面に付着させることである。導電層４０が形成された後、導電層４０は、接着層２０がもはや必要ないように誘電体膜１０をチップ２１に効果的にボンディングする。
接着層２０は、好適な一時的接着をもたらし、スルーホール１１の所望の側壁構造を誘電体膜１０とチップ２１のコンタクトパッドとの間に設けることがき、他の何らかの形でパワーパッケージ構造で使用するのに適している除去可能な接着材料を含むことができる。好適な材料の例は、ポリエステル、ハンダレジスト、ポリイミド、シリコーン、およびエポキシを含む。一実施形態では、接着層２０は、熱硬化性物質、熱可塑性物質、または熱硬化性物質と熱可塑性物質のブレンドとすることができる。許容される熱可塑性物質の一例は、ＵＬＴＥＭ（商標）ポリエーテルイミド樹脂（ＵＬＴＥＭは、Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標である）である。
接着層の厚さは、好適な接着をもたらす、チップコンタクトパッド２２および２３の鉛直高さに余裕のある所望の厚さとすることができる。例えば、接着層は、厚さを最大５ミル、より好ましくは０．２ミルから２．０ミルまでとすることができ、すべての部分範囲はこれらの間に入る。
接着層２０は、好適な方法により誘電体膜１０の表面に施すことができる。例えば、接着層２０は、メニスカスコーティング、スプレーコーティング、真空蒸着、またはラミネート加工技術により施すことができる。一実施形態では、接着層２０は、真空槽内でラミネートされたポリエーテルイミド樹脂を含む。
図１、２、および３に例示されている実施形態では、接着層２０は、スルーホール１１が形成された後に誘電体膜１０に施される。他の実施形態では、接着層２０は、スルーホール１１が形成される前に誘電体膜１０の表面に施される。次いで、スルーホール１１は、上述の機械式ドリル、レーザー式ドリル、または化学エッチング技術などの好適な技術を使用して、誘電体膜１０と接着層２０の両方を通じて形成される。この実施形態では、スルーホール１１は、誘電体膜１０がチップ２１に接着される前または後に形成することができる。
接着層２０が施された後、図３に示されているように、チップ２１の活性表面２４は、スルーホール１１をコンタクトパッド２２および２３に揃えて接着層２０に接触させられる。例示的な一実施形態では、チップ２１は、ピックアンドプレイス装置を使用して接着層２０上に配置される。次いで、チップ２１は、誘電体膜１０に結合される。一実施形態では、ボンディングは、好適な方法を使って接着層２０を加熱または他の何らかの形で硬化させることにより行うことができる。一実施形態では、加熱工程は、接着層２０内に蒸気のポケットが形成されるのを防ぐため、真空オーブン内で実行される。
一実施形態では、接着層２０は、熱可塑性物質であり、ボンディングは、熱可塑性物質に十分な流れが生じボンディングが発生するまで温度を高めることにより行われる。他の実施形態では、接着層２０は、熱硬化性物質であり、ボンディングは、架橋結合が生じるまで接着層の温度を高めることにより行われる。
接着層２０が熱硬化性物質である実施形態では、ボンディングは、熱硬化性物質を完全に架橋結合して所望のボンドを形成することにより行われる。しかし、一般に、接着層２０は、完全架橋結合が生じた後に取り除くことはより困難である。したがって、他の一実施形態では、熱硬化性物質は、接着層２０の温度を高めて、揮発分を取り除き、次いで、有効な架橋結合が生じる前に接着層２０の温度を下げることにより、部分的にのみ硬化される。これにより、このプロセスにおいて一時的接着層を後から比較的容易に取り除くことができる。いくつかの実施形態では、接着層２０を比較的容易に取り除けるようにしながら、導電層４０が形成されるまで製造プロセスでチップ２１を誘電体膜１０にボンディングされたままにできる十分に強いボンドを形成するために、部分的で、完全ではない、架橋結合が発生するまで接着層２０の加熱を続けることが望ましいと考えられる。
さらに他の実施形態では、単一層は、誘電体膜１０および接着層２０の両方として機能しうる。例えば、ＵＬＴＥＭ（商標）ポリエーテルイミド樹脂などの単一熱可塑性層は、誘電体膜１０と接着層の両方として使用できる。この実施形態は、別の接着層２０を使用するプロセスと比べるとチップ２１を誘電体膜１０にボンディングするためにより高いボンディング温度を必要とする場合があるが、単層を使用して２つの別々の層を置き換えることにより、材料および処理工程の数を減らし、時間および／または費用を節約できるという利点を有する。
図５は、導電層４０が形成された後、誘電体膜１０に取り付けられたチップ２１の断面図を例示している。誘電体膜１０は、導電層４０を形成できる平面を備え、それにより、誘電体膜１０の上側表面に平面相互接続構造ができる。導電層４０は、スルーホール１１を埋めて導電性支柱４１を形成し、これは導電層４０をコンタクトパッド２２および２３に電気的に結合する。
導電性支柱４１は、誘電体膜１０および導電層４０の両方をパワー半導体チップ２１に保持するのに必要な接着力を与える。一実施形態では、誘電体膜１０内の１つまたは複数のスルーホールが、チップ２１の不活性領域の上にも形成され、これにより、追加の金属支柱が不活性領域に接着し、機械的接着力を高める。
導電層４０は、パワー半導体デバイス相互接続部で使用するのに適している導電体材料を含むことができる。一実施形態では、導電層４０は、高融点金属、貴金属、または高融点金属および／または貴金属の合金を含むことができる。このような金属および金属合金の例は、タングステン、モリブデン、チタン／タングステン、金、白金、パラジウム、金／インジウム、および金／ゲルマニウムを含む。他の実施形態では、銅、アルミニウム、または銅またはアルミニウムの合金を使用することができる。金属層に使用される材料は、パワーチップが動作すると予想される温度に耐えられるように選択することができる。例えば、金属は、２５０℃、３００℃、３５０℃の温度およびそれ以上の温度などの約１５０℃を超える連続動作温度に耐えられるように選択することができる。一実施形態では、銅は、約３５０℃よりも低い温度で使用することができる。さらに他の実施形態では、上述のような高融点金属、貴金属、または高融点金属および／または貴金属の合金を約３５０℃よりも高い温度で使用することができる。
導電層４０の望ましい厚さは、予想される電流と共に、パターン形成された導電層内を走る金属化の幅によって決まる。一実施形態では、導電層４０の全厚さは、抵抗損失が比較的低いパワーチップ動作に典型的な比較的高い電流を流すことができる厚さである。例えば、導電層４０は、１５から５００ミクロン、または２０から２５０ミクロンまでの範囲、およびそれらの間に入るすべての部分範囲の厚さなど、１０ミクロン以上の厚さとなるように形成することができる。
一実施形態では、導電性支柱４１は、図５に示されているように、スルーホール１１を埋める。しかし、スルーホール１１のサイズおよび誘電体層１０および接着層の厚さに応じて、導電性支柱４１は、スルーホールの側壁およびチップコンタクトパッド２２および２３をカバーし、スルーホール１１を部分的にのみ埋めるように、スルーホールへの適合性を高めることができる。
導電層４０は、スパッタリング、化学気相成長、無電解メッキ、または他の好適な方法により形成することができる。一実施形態では、導電層４０は、単層を含む。他の一実施形態では、導電層４０は、多重層を含む。例えば、導電層４０は、薄い金属シード層およびシード層上に形成される比較的厚い金属層を含むことができる。さらに他の実施形態では、導電層４０は、障壁金属層および／または接着層を含むことができる。接着層として使用できる材料の例は、チタン、金、およびタングステンを含む。これらの層の組合せは、さらに、例えば、タングステンの層の上の金の層などの所望の接着を与えるために使用できる。一実施形態では、チタンの薄い層は、障壁層と接着層の両方として機能することができる。他の好適な障壁および／または接着層は、上記の材料の代わりに、またはそれに加えて、使用することができる。
例えば、一実施形態では、図２４に例示されているように、多層導電層４０は、スパッタ／電気メッキプロセスを使用して形成される。このプロセスの第１の工程では、スルーホール１１の側壁、およびスルーホール１１の底部に露出しているコンタクトパッド２２および２３の一部分を含む、誘電体膜１０の上部表面の上でスパッタプロセスにより比較的薄い障壁金属層２４１を施す。障壁金属層２４１は、例えば、チタンなどの好適な障壁金属を含むことができる。障壁金属層２４１は、例えば５００から５０００オングストロームまで、およびその間に入るすべての部分範囲の厚さとなるように形成することができる。次いで、シード層２４２を、スパッタリングにより障壁金属層２４１上に形成し、その後、電気メッキによりより厚い金属層２４３を蒸着する。シード層２４２は、一般に、電気メッキ工程で蒸着される材料から作られるが、電気メッキ時に所望の核生成を行わせるシード層を使用することも可能である。例えば、銅のシード層２４２は、２０００オングストロームから１ミクロンまでの範囲、およびそれらの間に入るすべての部分範囲の厚さに蒸着することができ、その後、追加の銅を電気メッキして、例えば、２５から２００ミクロンまでの、およびそれらの間に入るすべての部分範囲の所望の厚さになるように層２４３を形成することができる。
さらに他の実施形態では、障壁層は使用されない。代わりに、スパッタリングまたは無電解メッキにより銅シード層を誘電体膜１０上に直接形成し、その後、上述のように、追加の銅を所望の厚さになるように電気メッキする。
図６は、導電層４０のパターン形成が行われた後の誘電体膜１０に取り付けられたチップ２１の断面を例示している。導電層４０は、導電層の一部を選択的に除去し、パッケージ構造相互接続部を形成することによりパターン形成される。誘電体膜１０の上側表面に隣接して形成される導電性支柱４１および配線４２を含むその結果の相互接続構造は、低抵抗および低インダクタンスの相互接続部を実現し、パワー半導体デバイスに存在することが多い大電流に対応できる。
導電層４０は、好適な方法によりパターン形成することができる。金属化パターン形成は、例えば、Ｅｉｃｈｅｌｂｅｒｇｅｒらの米国特許第４，８３５，７０４号で説明されている適応リソグラフィと呼ばれる技術を使用して正確に制御することができる。Ｅｉｃｈｅｌｂｅｒｇｅｒの適応リソグラフィの説明は、参照により本明細書に組み込まれる。サブトラクティブエッチングなどの従来のパターン形成およびエッチング技術を使用することができる。例えば、フォトマスク材料を導電層４０の表面上に施し、その後、フォトマスク材料を所望の相互接続パターンに現像し、次いで、標準の湿式エッチング槽を使用して導電層４０の露光部分をエッチングする。
他の実施形態では、導電層４０は、当業でもよく知られているセミアディティブ処理技術により形成することができる。例えば、薄い金属シード層を誘電体膜１０上に形成することができる。フォトマスク材料を薄い金属シード層の表面上に施し、その後、フォトマスク材料を現像し、薄い金属シード層を露出させ、そこに所望の相互接続パターンを形成する。次いで、電気メッキプロセスを使用して、追加の金属を露出シード層に選択的に蒸着し、厚い層を形成し、その後、残っているフォトマスク材料を取り除いて、露出している薄い金属シード層をエッチングする。
図７は、パワーモジュール基板７０に揃えられている、チップ２１に付着している誘電体膜１０の断面図である。パワーモジュール基板７０は、図８に例示されているように、チップ２１を電気的に結合できる１つまたは複数の導電基板コンタクト７２を持つ絶縁基板７１を含む。例えば、チップ２１は、好適な方法によりハンダ７４で基板コンタクト７２にハンダ付けすることができる。絶縁基板７１は、さらに、背面導電層７３も持ち、これにより、好適な方法によりパワーモジュールをヒートシンク（図に示されていない）に容易に取り付けることができる。
絶縁基板７１は、パワーモジュール基板で使用するのに適している絶縁体を含むことができる。このような材料の例は、Ａｌ２Ｏ３およびＢｅＯを含むセラミックスなどの無機絶縁体、さらに、ＡｌＮ、Ｓｉ３Ｎ４、およびＳｉＣなどの他の絶縁体である。
一実施形態では、絶縁基板７１は、第１の主要表面および対向する第２の主要表面を持ち、第１および第２の主要表面は実質的に平面である。図７に示されているように、１つまたは複数の導電性基板コンタクト７２が、第１の主要表面に隣接して形成される。背面導電層７３は、第２の主要表面上に形成することができる。
ハンダ７４は、チップ２１が動作する温度に耐えられるように選択しなければならない。例えば、いくつかの低温アプリケーションでは、スズ鉛（ＳｎＰｂ）ハンダを採用することができる。一実施形態では、スズ鉛は、９０重量％の鉛など、高い鉛含有量とすることができる。高い温度では、金スズ（ＡｕＳｎ）、金ゲルマニウム（ＡｕＧｅ）、または金インジウム（ＡｕＩｎ）などの高温ハンダが好ましいと考えられる。他の実施形態では、ハンダは、スズ銀銅、スズ銅、およびスズビスマスから選択することができる。ろう接などの他の好適な高温ダイ接着技術、または銅ガリウムを使用する拡散ボンディングも、ハンダ付けの代わりに使用できる。
基板コンタクト７２および背面導電層７３は、パワー半導体デバイスコンタクト構造で使用するのに適している導電体を含むことができる。使用される材料は、パワーチップが動作すると予想される温度に耐えられるように選択することができる。例えば、一実施形態では、高融点金属、貴金属、またはタングステン、モリブデン、金、白金、パラジウム、およびチタン−タングステンなどの高融点金属および／または貴金属を含む合金を使用することができる。他の実施形態では、銅、アルミニウム、または銅またはアルミニウムの合金を使用することができる。例えば、一実施形態では、基板コンタクト７２は、銅であり、背面導電層７３は、銅モリブデン（ＣｕＭｏ）である。
図９Ａは、接着層２０が取り除かれている、図８に例示されている構造と類似している、パワー半導体チップパッケージ構造の一実施形態の断面を例示している。接着層２０を取り除くとことは、チップ２１がパワー基板７０に接着される前後に行うことができる。接着層２０を取り除くと、誘電体膜１０とパワー半導体チップ２１の活性表面との間に１つまたは複数の空隙９１が形成される。空隙のサイズは、取り除かれる接着層２０の厚さによって異なる。図９Ｂにより明確に例示されているように、誘電体膜１０とチップ２１の活性表面との間に距離ｘの高さを持つ空隙を形成することができる。一実施形態では、距離ｘは、約０．０１ミルから約５ミルまでの範囲、およびその間に入るすべての部分範囲の高さを有することができる。例えば、距離ｘは、約０．２ミルから約２ミルまでの範囲の高さを有することができる。
一実施形態では、横の空隙９２は、誘電体膜１０と基板７０との間のチップ２１の少なくとも１つの外側縁を囲む。デバイスの外側縁は、以下でさらに詳しく説明される、電圧絶縁誘電体などの、例示されていない、追加の層を含むことができることは理解されるであろう。一実施形態では、空隙９２は、パッケージ構造により封入されている１つまたは複数のデバイスの外周全体を囲む。
空隙９２は、パッケージ構造内のさまざまなデバイスの外側縁の間に延びることができる。例えば、図１０に示されているように、空隙９２は、チップ２１と導電性スペーサ１００との間に延び、これは、以下でさらに詳しく説明する。空隙９２は、さらに、図１５および１６に例示されているマルチチップモジュールのデバイス１３０および１３１とスペーサ１００との間に延びることもでき、これについても、以下でさらに詳しく説明する。
図９Ａを再び参照すると、接着層２０の除去により、パッケージ構造を連続的に使用できる温度範囲が上がることがわかる。一般に、接着層２０に使用される材料は、図９のパッケージ構造で使用される他の材料と比較して、比較的低い温度で分解および崩壊を始める。例えば、接着層２０は、約１２５℃の温度で崩壊を開始する可能性がある。そのため、以下でさらに詳しく説明するように、接着層を取り除くと、パッケージ構造を連続的に使用できる温度範囲は、これ以下であればパッケージ構造内の他の物質が崩壊しないという最高温度まで上昇する。
接着層２０は、好適な方法により取り除くことができる。一実施形態では、一時的接着は、湿式化学エッチング、プラズマエッチング、または他の好適なエッチング技術などのエッチングにより取り除かれる。他の実施形態では、接着層２０は、溶媒を使用して層を溶解することにより取り除かれる。
さらに他の実施形態では、接着層２０は昇華により取り除かれる。この実施形態では、接着層２０の材料は、好適な昇華物質とすることができる。このような物質は、例えば、低融点ワックス、アントラキノン、アリザリンなどのアントラキノンの昇華可能誘導体、およびアジピン酸および他のジカルボン酸などの他の昇華可能有機固形物を含むことができる。その多くが接着層２０として容易に使用できる、他の昇華可能物質の説明は、Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ．６０ｔｈ Ｅｄ．Ｐａｇｅｓ Ｃ−７２２ ｔｏ Ｃ−７２３に示されており、これらの昇華可能物質の説明は、参照により本明細書に組み込まれている。
接着層２０の昇華は、使用される材料を昇華するのに適している、チップまたはパッケージ構造に損傷を与えない好適な方法により行うことができる。このような方法は、当業でよく知られており、例えば、昇華を発生させるのに必要な条件を整えるために温度を上げる、および／または圧力を下げることを含むことができる。
接着層２０に昇華可能物質が使用される実施形態では、昇華可能物質の所望の除去に先立つ処理工程の温度および圧力パラメータは、物質の昇華を最小にするように選択するのが好ましい。
図９Ａの結果のパッケージ構造は、平面相互接続構造を持つ。さらに、誘電体膜１０が無機材料である実施形態では、パッケージ構造は、温度制限ポリマーまたは他の有機材料を含まず、そのため、最大３５０℃、または場合によってはそれ以上の温度で連続的に動作させることができる。
他の実施形態では、誘電体膜１０が有機材料を含む場合、熱損傷を被らずにデバイスが連続的に動作できる温度は、使用される特定の材料に依存する。例えば、ポリイミドなどのポリマーは、損傷を被ることなく約２００℃までの温度で連続的に動作できるが、上記の高温ポリマーは、約２５０℃、または場合によってはそれ以上の温度で使用することができる。さらに高い温度に耐えられるポリマーが開発されているため、本開示のパッケージ構造内のポリマーの使用可能な温度範囲は、上昇する。
図１０は、誘電体膜１０とパワー半導体チップ２１との間に形成される空隙９１を持つパワー半導体チップパッケージ構造の一実施形態の断面図を示しているが、図１０の実施形態は導電性スペーサ１００も含むことを除き図９Ａの実施形態に類似している。導電性スペーサ１００は、基板コンタクト７２に隣接して形成され、チップ２１の背面２５を誘電体膜１０の上側表面上に形成される背面コンタクト４０ｃに電気的に結合する。これにより、チップ２１へのすべてのパワー信号および制御を、チップ２１の活性表面に隣接するコンタクト４０ａ、４０ｂ、および４０ｃに通すことができる。コンタクト４０ａ、４０ｂ、および４０ｃはすべて同じ平面（例えば、誘電体膜１０の表面）上に配置されているため、パッケージ構造の相互接続構造は、誘電体膜１０の表面に配置することができ、それにより、パワー基板７０上に相互接続部を形成しなくて済む。この実施形態では、絶縁基板７１は、例えば、ＳｉＣなどの高い熱伝導率を持つ物質を含み、パッケージ構造の熱経路の熱伝導率を高めることができる。ヒートシンク（図に示されていない）を必要ならばパワー基板の底部に装着することができ、それにより、高い熱伝導率の熱経路を用意することができる。
他の実施形態では、図１１に示されているように、導電性スペーサ１００は、チップ２１のコンタクトパッド２２および／または２３を基板７０上の導電性基板コンタクト７２ａに電気的に結合することができる。これにより、パワーチップへのすべてのパワー信号および制御を、チップ２１の背面に隣接する相互接続構造に通すことができる。相互接続構造の大半は、誘電体膜１０よりはむしろパワー基板７０に隣接しているため、この実施形態では、誘電体膜１０およびコンタクト４０ａおよび４０ｂを含む、チップ２１の活性表面に隣接する材料を通して熱経路を最適化することができる。さらに、ヒートシンク（図に示されていない）を誘電体膜１０およびコンタクト４０ａおよび４０ｂの近くに装着することが可能である。
一実施形態では、導電性スペーサ１００は、図１０および１１に例示されているように、チップ２１の厚さにほぼ等しい厚さを持つことができる。導電性スペーサ１００は、チップ２１をパワー基板７０に接着するために図８に関して上で説明されているプロセスと同様に、例えば、ハンダ接着７４を使用してパワー基板７０の基板コンタクト７２に接着することができる。
図２２Ａから２３Ｂは、導電性スペーサ１００を形成する２つの例示的な方法を示している。図２２Ａおよび２２Ｂの実施形態では、導電性スペーサ１００は、導電性材料のシート１０１から形成される。導電性材料は、例えば、Ｃｕ、Ａｌ、Ｗ、またはステンレスなどの金属、またはＣｕ：Ｍｏ、Ｃｕ：Ｉｎｖａｒ、Ａｌ：ＳｉＣ、または黒鉛強化Ａｌなどの金属複合材料を含むことができる。図２２Ａに示されているようなシート１０１は、図１０に例示されているように、チップ２１の厚さとほぼ等しい厚さを持つ。図２２Ｂに示されているように、シート１０１を個々の複数のスペーサ１００に切断することができる。シート１０１は、機械的切断、レーザー切断、またはウォータージェット切断などの適当な手段により切断できる。
それとは別に、図２３Ａおよび２３Ｂに示されている実施形態では、導電性スペーサ１００は、金属フィードスルーを持つプラスチックまたはセラミック材料などのより複雑な構造物として加工することができる。この実施形態では、シート１０１は、非導電体１０１ａの厚さ分を通して延びる複数の導電性フィードスルー１０１ｂを持つ非導電体１０１ａからなる。シート１０１は、複数の導電性スペーサ１００に切り分けられ、それぞれ少なくとも１つの導電性フィードスルー１０１ｂを含む。非導電体１０１ａは、充填または無充填ポリマー、エポキシ、シリコーン、またはそれらのブレンドなどの有機誘電体、またはセラミックまたはガラスなどの無機材料を含むことができる。導電性フィードスルー１０１ｂは、Ｃｕ、Ａｌ、Ｗ、またはステンレスなどの金属、またはＣｕ：Ｍｏ、Ｃｕ：Ｉｎｖａｒ、Ａｌ：ＳｉＣ、または黒鉛強化Ａｌなどの金属複合材料を含むことができる。
一実施形態では、図２３Ａの複合シート１０１は、所望の厚さのシートまたは所望の厚さの複数のシートに後からスライスされる厚いブロック内の導電性フィードスルー１０１ｂの周りに非導電体１０１ａを成形することにより作ることができる。成形に適した非導電体は、本実施形態で使用することができる。このような材料の例は、充填または無充填ポリマー、エポキシ、シリコーン、またはそのような材料のブレンドなどの有機誘電体を含むことができる。
高温で使用されるパッケージ構造で好ましくは使用できる導電性スペーサを形成する一実施形態では、非導電体は、セラミックまたはガラスなどの無機物であり、導電性フィードスルー１０１ｂは、例えば、タングステン、モリブデン、チタン−タングステン、金、白金、パラジウム、金／インジウム、および金／ゲルマニウムなどの高融点金属または貴金属を含む。この実施形態では、複合シート１０１は、セラミック焼成法、またはガラスを溶融し冷却する知られている方法などの好適な方法を使用して形成することができる。
パッケージ構造の一部としてより複雑な相互接続回路を形成することができる、多重レベル相互接続構造を、本出願のパッケージ構造で使用することができる。多重レベル相互接続構造の一実施形態は、図１２Ａから１２Ｃに例示されている。多重レベル相互接続構造は、誘電体膜１０およびコンタクト４０ａ、４０ｂ、および４０ｃの露出領域上に蒸着される、図１２Ａに例示されているような中間誘電体層９４を含む。誘電体層９４は、例えば、ガラス、セラミック、酸化物、またはパワーデバイスまたは相互接続構造に損傷を与える可能性のある温度よりも低い温度で蒸着できる他の好適な無機材料などの無機誘電体を含むことができる。中間誘電体層９４は、コーティングし、次いでエッチングして、導電性プラグ９６が中に形成される１つまたは複数のバイアホール９５を形成するか、または上面の所望の領域の上に誘電体層９４を選択的に蒸着し、１つまたは複数のバイアホール９５を残すなどの好適な方法により形成することができる。次に、コンタクトパッド４０ｃを第２の誘電体層９４に電気的に結合する、図１２Ｂに例示されている導電性プラグ９６は、何らかの好適な方法により形成される。図１２Ｃに例示されているように、次いで、導電層９７は、誘電体層９４の上面の一部の上に配置され、導電性プラグ９６に電気的に接触する。追加の中間誘電体層および導電層を形成し、追加の相互接続レベルを設けることは、回路が複雑なためそうするのが必要であればできる。また、導電性プラグは、多重レベル相互接続構造の相互接続部を電気的に接触させるために、コンタクトパッド４０ｃに加えて、コンタクトパッド４０ａおよび４０ｂに対し形成することができる。
本出願の半導体チップパッケージ構造は、１つまたは複数のパワー半導体チップを含むことができる。パッケージ構造が複数のパワーチップで作られる場合、所望の回路を得るために、それらのチップを好適な構成で配列することができる。例えば、図１３は、複数のパワー半導体チップを備えるマルチチップパワーモジュール（誘電体膜１０およびパターン形成導電層４０は、わかりやすくするため例示されていない）の一実施形態の上面図を示している。このモジュールは、ゲートコンタクトパッド２３およびソースコンタクトパッド２２を持つＦＥＴ１３０、さらに、ソースコンタクト１３２を持つダイオード１３１を含む。このモジュールは、さらに、導電性スペーサ１００も含む。
図１４から１６は、図１３のマルチチップパワーモジュールの相互接続構造の上面図および側面図を例示している。導電性支柱４１は、誘電体膜１０の上側表面上のパターン形成された導電層４０をモジュール内のさまざまなチップと電気的に結合する。
図１４に例示されている実施形態では、パワーモジュールを例えば、回路基板に電気的に接続する手段を構成するためにＩ／Ｏストラップ１５１を使用する。一実施形態では、図１５により明確に例示されているように、ストラップ１５１は、基板コンタクト７２の延長であり、ストラップおよびコンタクトは導電体の同じピースから形成される。この実施形態では、ストラップ１５１は、好適な方法により形成することができる。例えば、ストラップ１５１およびコンタクト７２を形成する導電体を曲げて所望の形状にしてから、標準の金属曲げ方法を使用して曲率半径を制御することにより基板７１に取り付けることができる。それとは別に、ストラップ１５１およびコンタクト７２を形成する材料を平らな形態の基板にあてがって、取付けの後所望の形態に曲げることができる。この後者の方法により、接着プロセスが簡素化されるが、ストラップ−基板のボンドに応力をかけないように注意しなければならない。さらに他の実施形態では、ストラップ１５１およびコンタクト７２は、例えば、基板７１上にコンタクト７２を形成し、次いで、ハンダ付け、ろう接、または溶接などの好適な方法でストラップ１５１をコンタクト７２に接着することにより別々に形成される。
他の実施形態では、ストラップ１５１は、導電層４０の延長とすることができ、ストラップ１５１およびコンタクト４０は前段落で説明されているのと類似の方法により導電体の同じピースから形成される。それとは別に、ストラップ１５１は、例えば、ハンダ付け、ろう接、または溶接により、導電層４０に接着することができる。さらに他の実施形態では、Ｉ／Ｏ構造は、基板コンタクト７２に接着されるか、またはその延長である１つまたは複数のＩ／Ｏストラップ、および導電層４０に接着されるか、またはその延長である１つまたは複数のＩ／Ｏストラップを含む。
限定はしないが、プリント回路基板またはセラミック基板などの相互接続構造への圧力接触技術または直接ハンダ付けを含む、他の好適なＩ／Ｏ構造および技術も使用することができる。当業でよく知られているように、Ｉ／Ｏ構造は、一般に、特定の電力回路アプリケーションのシステムレベル要件に基づいて選択される。
図１３から１６は、パワーモジュールの可能なマルチチップ構成の一実施例を対象としており、当業者であれば、他の多くの代替え構成が可能であることを容易に理解するであろう。また当業者であれば、本出願のマルチチップパワーモジュールは、電源スイッチ、電源ハーフブリッジ、電源ブリッジ、電力整流器、および複雑な電力機能などの所望のパワーデバイスを形成するように構成することができることを理解するであろう。
一実施形態では、パワーモジュールは、気密封止型パワーモジュールを形成する気密エンクロージャ内に装着することができる。使用することができる例示的な気密エンクロージャの１つは、モジュール相互接続部との電気的接続を形成する封止導電リードを備えるセラミックパッケージである。このような気密封止型エンクロージャを実現する方法および構造は、当業でよく知られている。
図１７は、誘電体膜１０が取り除かれていることを除き、図９Ａの実施形態に類似の、本出願の他の実施形態の断面図を例示している。この実施形態の空隙９１の高さｙは、接着層２０および誘電体膜１０の組み合わせた厚さにほぼ等しく、約２５から約１００ミクロンの範囲とすることができる。この実施形態では、空隙は、誘電体膜１０の代わりに誘電体として機能する。
誘電体膜１０はこの実施形態では取り除かれるので、誘電体膜１０の材料は、モジュール製造時に誘電体膜１０が曝される処理温度および環境条件で安定している除去可能な材料とすることができる。誘電体膜１０の材料は、比較的取り除きやすいように選択することができる。例えば、この誘電体膜１０は、図１〜９Ｂの実施形態の説明で誘電体膜１０について上で記載した有機膜などの有機膜とすることができる。この実施形態の好ましい材料は、Ｍｉｔｓｕｂｉｓｈｉ Ｇａｓ Ｃｈｅｍｉｃａｌにより製造されているＢＴ（ビスマレイミドトリアジン）樹脂、さらに、ポリエステル、ハンダレジスト、またはＵＬＴＥＭ（商標）ポリエーテルイミド（ＵＬＴＥＭはＧｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標である）などの溶ける材料を含む。
図１７の実施形態を形成する方法は、誘電体膜１０が除去されることを除き、図１から９Ｂに関して上で説明した方法に類似している。一実施形態では、誘電体膜１０は、接着層２０と同じ工程で取り除くことができる。他の実施形態では、誘電体膜１０は、接着層２０とは別の工程で取り除くことができる。誘電体膜１０は、好適な方法により取り除くことができる。例えば、除去プロセスは、湿式化学エッチングまたはプラズマエッチング技術を使用して誘電体膜１０をエッチングすることにより行うことができる。
それとは別に、誘電体膜１０が溶ける材料であれば、溶媒に溶かすことにより取り除くことができる。例えば、誘電体膜１０がポリエーテルイミド樹脂の場合、塩化メチレン、アニソール、ｎ−メチル−ピロリドン、アセトフェノン、オルト−ジクロロベンゼン、クレゾール、クレゾール酸、および濃硫酸から選択された１つまたは複数の溶媒を使用して溶解できる。溶媒中のポリマーの反応性は、典型的には、加熱により高められ、したがって、例えば、高温噴霧技術を使用して溶媒を塗布することは有用であろう。
他の実施形態では、誘電体膜１０は昇華により取り除かれる。この実施形態では、誘電体膜１０の材料は、好適な昇華物質を含むことができる。このような物質は、例えば、低融点ワックス、アントラキノン、アリザリンなどのアントラキノンの昇華可能誘導体、およびアジピン酸および他のジカルボン酸などの他の昇華可能有機固形物を含むことができる。その多くが誘電体膜１０として容易に使用できる、他の昇華可能物質の説明は、Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ．６０ｔｈ Ｅｄ．Ｐａｇｅｓ Ｃ−７２２ ｔｏ Ｃ−７２３に示されており、これらの昇華可能物質の説明は、参照により本明細書に組み込まれている。
昇華は、使用される材料を昇華するのに適している、チップまたはパッケージ構造に損傷を与えない方法により行うことができる。このような方法は、当業でよく知られており、例えば、昇華を発生させるのに必要な条件を整えるために温度を上げる、および／または圧力を下げることを含むことができる。
誘電体膜１０に昇華可能物質が使用される実施形態では、昇華可能物質の所望の除去に先立って使用される処理工程の温度および圧力パラメータは、物質の昇華を最小にするように選択するのが好ましい。
図１８〜２０は、多層誘電体１８０が単一誘電体膜１０の代わりに使用されることを除き、図１から９Ｂに関して上で説明したのと類似のパッケージ構造を形成するためのさらに他の実施形態の断面図を例示している。図２０は、さらに、以下で詳しく説明される、電圧絶縁層１９０を示している。しかし、図１２Ａから１２Ｃを参照しつつ上で説明されている多重レベル相互接続構造など、電圧絶縁層１９０の代わりに他の構造を形成することができることは理解されるであろう。
図１８を参照すると、多層誘電体１８０は、誘電体膜１０と誘電体膜１８１の両方を含む。図２０に例示されているように、誘電体膜１０は、最終的に取り除かれるが、誘電体膜１８１は、そのままであり、チップ２１の活性表面の近くの導電層４０の表面を覆い、それにより、空気絶縁破壊からの保護を行う。両方の誘電体膜１８１および１０は、誘電体膜１０の選択的除去を行えるように選択することができる。さらに、誘電体膜１８１は、チップ２１が動作する連続的温度に耐えられる材料を含むように選択することができる。
一実施形態では、誘電体膜１０は、有機材料を含むことができ、誘電体膜１８１は、無機材料を含むことができる。この実施形態で誘電体膜１０として使用できる有機材料の例が含むのは、誘電体膜１０として使用する本明細書で上述されている材料であり、例えば、ＫＡＰＴＯＮ（Ｅ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏの商標）などのポリイミド、熱硬化剤、ＵＬＴＥＭ（商標）ポリエーテルイミド（ＵＬＴＥＭは、Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃ Ｃｏｍｐａｎｙの商標である）などの熱可塑性樹脂、Ｍｉｔｓｕｂｉｓｈｉ Ｇａｓ Ｃｈｅｍｉｃａｌにより製造されている、ＢＴ（ビスマレイミドトリアジン）樹脂、ポリエステル、ハンダレジスト、ポリキノリン、ポリキノキサリン、およびポリエーテルケトンなどの高温ポリマー、エポキシ、およびシリコーンベースの材料を含む。誘電体膜１８１として使用できる無機材料の例が含むのは、誘電体膜１０として使用する本明細書で上述されている無機材料であり、例えば、Ａｌ２Ｏ３などのガラスまたはセラミック材料、ＢｅＯ、Ｓｉ３Ｎ４、ＡｌＮ、ＳｉＣ、窒化ガリウム、低温蒸着法により蒸着されたダイヤモンド薄膜などのダイヤモンド、ニューヨーク州バファローのＡｄｖａｎｃｅｄ Ｒｅｆｒａｃｔｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ社が製造しているＤｙｌｙｎなどのダイヤモンド状炭素、およびポリシリコンを含む。
図１８を参照すると、接着層２０は、多層誘電体１８０の誘電体膜１０の表面に施される。次いで、図１９に例示されているように、導電層４０が形成され、次に、導電層４０のパターン形成が行われるが、これは、図５および６に関して上で説明されているのと同様である。接着層２０および誘電体膜１０は、取り除かれ、層１８１がパターン形成された導電層４０の下に残され、図２０に例示されているパッケージ構造が生成される。接着層２０および誘電体膜１０の除去は、チップ２１がパワー基板７０に接着される前または後に行うことができ、接着プロセスは図６から８に関して上で説明されている接着プロセスに類似している。
接着層２０および誘電体膜１０は、同じ工程または別の工程で取り除くことができる。接着層２０および誘電体膜１０は、図１７の誘電体膜１０の除去について上で開示されているように、エッチング、溶媒中の溶解、または昇華などの好適な方法により取り除くことができる。この実施形態で使用される除去工程は、誘電体膜１８１が残るように選択される。そのため、例えば、エッチングが使用される場合、エッチングプロセスでは、誘電体膜１８１と比べて、誘電体膜１０を選択的にエッチングするのが好ましい。
誘電体膜１０が昇華により取り除かれる場合、図１７の実施形態の説明で誘電体膜１０を形成し取り除くことについて本明細書で説明されている昇華可能材料および昇華の方法を使用することができる。この実施形態では、誘電体膜１８１は、例えば、昇華可能材料以外の、誘電体膜１０として使用することについて既に教示されている有機材料および無機材料の誘電体膜１０を昇華するのに必要な条件により取り除かれることも他の何らかの形で損傷を受けることもない好適な誘電体となるように選択できる。
図２０のパッケージ構造では、１８１および空隙９１は両方とも、導電層４０とチップ２１との間の所望の電気的絶縁をもたらす機能を有する。したがって、組み合わされた空隙９１の高さｚと誘電体膜１８１の厚さは両方とも、誘電体膜１８１の降伏特性および印加電圧が与えられたときに、所望の電気的絶縁をもたらすように選択することができる。誘電体膜１８１が存在することで、例えば、高水分環境において発生しうる空気絶縁破壊から保護しやすくなる。
図２１は、接着層２０を取り除く代わりに、接着層２０を比較的高温で安定している材料に転換することを除き、図１から９Ｂに関して上で説明されている実施形態に類似のさらに他の実施形態の断面図を例示している。例えば、接着層２０は、ガラスなどの実質的無機材料にその後転換される有機材料として施すことができる。使用できるある種の材料の例は、ＯＲＭＯＣＥＲ（登録商標）（Ｆｒａｕｎｈｏｆｅｒ−Ｇｅｓｅｌｌｓｃｈａｆｔ ｚｕｒ Ｆｏｅｒｄｅｒｕｎｇ ｄｅｒ ａｎｇｅｗａｎｄｔｅｎ Ｆｏｒｓｃｈｕｎｇ ｅ．Ｖ．Ｍｕｅｎｃｈｅｎの商標）などの無機−有機ハイブリッドポリマーである。ＯＲＭＯＣＥＲ材料は、スピンコーティングまたは他の液体分注技術により、誘電体膜１０に施し、部分的に硬化させて、接着層２０を形成することができる。チップ２１をＯＲＭＯＣＥＲ接着層２０に配置した後、パッケージ構造の温度を、硬化剤なしで約１７０℃、硬化剤ありで約７０℃であるＯＲＭＯＣＥＲの硬化点まで上げる。この材料は、３００℃以上の環境に耐えられる密閉、無機または実質的無機構造に架橋結合する。「実質的無機」という語句は、一部の有機官能基および／または有機架橋結合単位は残る可能性があるが、層は無機構造単位のネットワークを主に含むことを意味する。例えば、無機−有機ハイブリッドポリマーが硬化した後、これは、１０重量％以下の有機構造単位を含む可能性がある。
本出願の上述のパッケージ構造では、パッケージングで従来使用されているワイヤボンドに比べて、電圧絶縁を行うために誘電体でコーティングすることが比較的容易なパターン形成導電層４０が得られる。本出願のパッケージ構造で電圧絶縁を行うために、電圧絶縁誘電体層をパターン形成導電層４０だけでなく、チップ２１の基板コンタクト７２、ハンダ接着７４、および電位感受性領域の露出部分などの他の電位感受性領域に隣接して形成することができる。例えば、図２０の実施形態に戻って参照すると、電圧絶縁層１９０は、パターン形成導電層４０および誘電体層１８１の露出している上面の一部に隣接して形成される。電圧絶縁層１９０は、図２０の実施形態に関連して例示されているだけであるが、このような電圧絶縁層は、本出願で開示されているパッケージ構造のすべてで使用することができる。
一実施形態では、電圧絶縁誘電体層は、ダイヤモンド状炭素（ＤＬＣ）、酸化アルミニウム、セラミック複合体、ガラス、窒化ガリウム、および酸化物および窒化物などの無機材料を含むことができる。電圧絶縁誘電体として使用できるＤＬＣ層の一例は、ニューヨーク州バファローのＡｄｖａｎｃｅｄ Ｒｅｆｒａｃｔｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ社が製造するＤＹＬＹＮである。ＤＹＬＹＮは、自然酸化物を化学的に捕らえるシランなどの結合物質を有し、したがって接着に優れる。電圧絶縁を行うのに適している他の誘電体材料を使用することができる。一実施形態では、比較的低いＣＴＥを有する誘電体を使用して、デバイスおよび／またはパッケージ構造に加わる望ましくない熱応力を防ぐことができる。電圧絶縁誘電体層は、例えば、化学気相成長またはプラズマ化学気相成長などの好適な方法により蒸着することができる。
一実施形態では、下にある導電層４０と共に、電圧絶縁誘電体層を形成できるパッケージ構造の他の露出面への誘電体層の接着を高めるために、電圧絶縁誘電体層を蒸着するのに先立って接着層を蒸着する。接着層は、所望の接着が得られる好適な厚さを持つことができる。例えば、接着層は、約５０オングストロームから約２０００オングストロームまでの範囲の厚さを持つことができる。接着層として使用できる材料の例は、金、モリブデン、およびチタン／タングステンを含む。このような接着層を形成する方法は、当業ではよく知られている。
本発明は、いくつかの実施形態および詳細な説明に関連して本明細書で開示されているが、当業者にとっては、このような詳細の修正または変更を本発明の一般的概念から逸脱することなく行えることは明白であろう。そこで、本発明は、請求項により制限されるのであり、上述の実施形態および詳細な説明により制限されることはない。
本出願の一実施形態による、複数のスルーホールを持つ誘電体膜の上面図である。 本出願の一実施形態による、複数のスルーホールを持つ誘電体膜の断面図である。 本出願の一実施形態による、誘電体膜およびパワー半導体チップ、および誘電体膜の底部表面に施された接着層の断面図である。 本出願の一実施形態により、接着層を使用して誘電体膜に接着されたパワー半導体チップの断面図である。 本出願の一実施形態により、パワー半導体チップと電気的に接触するように導電層が誘電体膜に隣接し、スルーホールを通して形成された後の図４のパッケージ構造の断面図である。 本出願の一実施形態により、導電層のパターン形成が行われた後の図５のパッケージ構造の断面図である。 本出願の一実施形態により、パワー基板に揃えられた図６のパッケージ構造の断面図である。 本出願の一実施形態により、パッケージ構造がパワー基板に取り付けられた後の図７のパッケージ構造の断面図である。 本出願の一実施形態により、接着層が取り除かれた後の図８のパッケージ構造の断面図である。 本出願の一実施形態により、空隙を示している図９Ａに例示されているパッケージ構造の一部分の拡大図である。 本出願の実施形態による、誘電体膜とパワー基板との間でパワー半導体チップにそって位置する１つまたは複数の導電性スペーサを含む、図８の実施形態と類似のパッケージ構造の断面図である。 本出願の別の実施形態による、誘電体膜とパワー基板との間でパワー半導体チップにそって位置する１つまたは複数の導電性スペーサを含む、図８の実施形態と類似のパッケージ構造の断面図である。 図１２Ａ〜１２Ｃは、本出願の一実施形態により、図１０に例示されているものと類似のパッケージ構造の上に多層相互接続構造を形成する方法の断面図である。 本出願の一実施形態による、マルチチップパワーモジュールの上面図で、誘電体膜及びパターン形成導電層の図示を省略したものである。 図１３に記載のマルチチップパワーモジュールの上面図である。 図１４のマルチチップパワーモジュールの線１５−１５に沿った断面図である。 図１４のマルチチップパワーモジュールの線１６−１６に沿った断面図である。 本出願の他の実施形態による、誘電体膜が取り除かれていることを除き、図９に例示されている実施形態に類似のパッケージ構造の断面図である。 第２の誘電体膜が導電層を形成する前に第１の誘電体膜上に形成され、接着層と第１の誘電体膜の両方がその後取り除かれることを除き、図３、６、および９の実施形態に類似の、本出願の他の実施形態による、パッケージ構造を形成する方法を示す断面図である。 図１８に続く、第２の誘電体膜が導電層を形成する前に第１の誘電体膜上に形成され、接着層と第１の誘電体膜の両方がその後取り除かれることを除き、図３、６、および９の実施形態に類似の、本出願の他の実施形態による、パッケージ構造を形成する方法を示す断面図である。 図１９に続く、第２の誘電体膜が導電層を形成する前に第１の誘電体膜上に形成され、接着層と第１の誘電体膜の両方がその後取り除かれることを除き、図３、６、および９の実施形態に類似の、本出願の他の実施形態による、パッケージ構造を形成する方法を示す断面図である。 本出願の他の実施形態による、接着層が高温安定性のあるガラスに構造上変えられていることを除き、図８のものと類似のパッケージ構造の断面図である。 図２２Ａ及び２２Ｂは、本出願の一実施形態による、図１０および１１に例示されているパッケージ構造で使用することができる、導線性スペーサを形成する方法を例示する図である。 図２３Ａ及び２３Ｂは、本出願の別の実施形態による、図１０および１１に例示されているパッケージ構造で使用することができる、導線性スペーサを形成する方法を例示する図である。 本出願の一実施形態による、パワー半導体チップと電気的に接触するように誘電体膜に隣接し、スルーホールを通して形成された多層導電性層を示す図５のパッケージ構造の断面図である。
符号の説明
１０ 誘電体膜
１１ スルーホール
２０ 接着層
２１ パワー半導体チップ
２２、２３ コンタクトパッド
２４ 活性表面
２５ 背面
４０ 導電層
４０ａ、４０ｂ、４０ｃ コンタクト
４１ 導電性支柱
４２ 配線
７０ パワーモジュール基板
７１ 絶縁基板
７２、７２ａ 基板コンタクト
７３ 背面導電層
７４ ハンダ接着
９１ 空隙
９２ 横の空隙
９４ 中間誘電体層
９５ バイアホール
９６ 導電性プラグ
９７ 導電層
１００ 導電性スペーサ
１０１ シート
１０１ａ 非導電体
１０１ｂ 導電性フィードスルー
１３０ ＦＥＴ
１３１ ダイオード
１３２ ソースコンタクト
１５１ Ｉ／Ｏストラップ
１８０ 多層誘電体構造
１８１ 誘電体膜
１９０ 電圧絶縁層
２４１ 障壁金属層
２４２ シード層
２４３ 金属層

Claims (10)

  1. パワー半導体チップパッケージ構造を作るための方法であって、
    第１の表面および第２の表面を有する誘電体膜１０を備えることと、
    活性表面２４および対向する背面２５を備え、前記活性表面２４に１つまたは複数のコンタクトパッド２２および２３を持つ少なくとも１つのパワー半導体チップ２１を用意することと、
    前記誘電体膜１０の前記第１の表面に隣接して接着層２０を施すことと、
    前記活性表面を前記接着層２０に物理的に接触させることにより前記少なくとも１つのパワー半導体チップ２１の前記活性表面に前記誘電体膜１０を接着することと、
    前記１つまたは複数のコンタクトパッドと電気接触を形成するためにパターン形成され、前記誘電体膜１０内に形成された１つまたは複数のスルーホール１１を通して延びる導電層４０を、前記誘電体膜１０の前記第２の表面に隣接して形成することと、
    前記接着層２０を取り除き、前記誘電体膜１０と前記少なくとも１つのパワー半導体チップ２１の前記活性表面２４との間に１つまたは複数の空隙９１を形成することと
    を含む方法。
  2. 第２の誘電体膜１８１を前記第１の誘電体膜の前記第２の表面に隣接して形成し、多層誘電体１８０を用意してから前記導電層４０を形成し、それにより前記導電層４０が前記形成工程において前記多層誘電体１８０の前記第２の誘電体膜１８１に隣接して形成されるようにすることと、
    前記接着層２０を取り除くことに加えて前記第１の誘電体膜１０を取り除いて前記１つまたは複数の空隙９１を形成し、前記第２の誘電体膜１８１は前記第１の誘電体膜１０が取り除かれた後にパッケージ構造の一部として残存するようにすること
    を更に含む請求項１記載の方法。
  3. 前記誘電体膜１０を取り除くことを更に含む請求項１記載の方法。
  4. パワー半導体チップパッケージ構造であって、
    活性表面２４および対向する背面２５を備え、前記活性表面２４上に１つまたは複数のコンタクトパッド２２および２３を持つ少なくとも１つのパワー半導体チップ２１と、
    前記パワー半導体チップに隣接し、前記１つまたは複数のコンタクトパッド２２および２３と揃えられた１つまたは複数のスルーホール１１を持つ、誘電体膜１０と、
    前記誘電体膜１０に隣接するパターン形成された導電層４０であって、前記コンタクトパッド２２および２３と揃えられた前記１つまたは複数のスルーホール１１を通して延び、前記導電層４０を前記コンタクトパッド２２および２３に電気的に結合する１つまたは複数の導電性支柱４１を持つパターン形成された導電層４０と、
    前記誘電体膜１０と前記少なくとも１つのパワー半導体チップ２１の前記活性表面２４との間の１つまたは複数の空隙９１と
    を備えるパワー半導体チップパッケージ構造。
  5. 前記誘電体膜１０は、ガラスまたはセラミックを含む請求項４記載のパワー半導体チップパッケージ構造。
  6. 前記パッケージ構造は、有機材料を含まない請求項４記載のパワー半導体チップパッケージ構造。
  7. パワーモジュールであって、
    活性表面２４および対向する背面２５を備え、前記活性表面２４上に１つまたは複数のコンタクトパッド２２および２３を持つ少なくとも１つのパワー半導体チップと、
    パターン形成された導電層４０であって、配線部分４２および、前記導電層４０をコンタクトパッド２２および２３に電気的に結合する１つまたは複数の導電性支柱４１を備え、前記配線部分４２は前記活性表面２４に実質的に平行な平面内で前記支柱４１から横方向に延びる、パターン形成された導電層４０と、
    前記導電層４０の前記配線部分４２と前記少なくとも１つのパワー半導体チップ２１の前記活性表面２４との間の１つまたは複数の空隙９１と、
    前記少なくとも１つのパワー半導体チップ２１の背面２５に電気的に結合されたパワーモジュール基板７０と
    を備えるパワーモジュール。
  8. パワー半導体チップパッケージ構造を作るための方法であって、
    第１の表面および第２の表面を有する誘電体膜を備えることと、
    活性表面２４および対向する背面２５を備え、前記活性表面上に１つまたは複数のコンタクトパッド２２および２３を持つ少なくとも１つのパワー半導体チップ２１を用意することと、
    前記誘電体膜１０の前記第１の表面に隣接して、第１の材料を含む接着層２０を施すことと、
    前記活性表面２４を前記接着層２０に物理的に接触させることにより前記少なくとも１つのパワー半導体チップ２１の前記活性表面２４に前記誘電体膜１０を接着することと、
    前記誘電体膜１０内に形成された１つまたは複数のスルーホール１１を通して延び、前記１つまたは複数のコンタクトパッド２２および２３と電気接触を形成するパターン形成された導電層４０を、前記誘電体膜１０の前記第２の表面に隣接して形成することと、
    前記接着層２０を、約３００℃以上の連続動作温度に耐えられる第２の材料に転換することと
    を含む方法。
  9. 前記第１の材料は無機−有機ハイブリッドポリマーであり、前記転換工程は、無機−有機ハイブリッドポリマーを硬化させ、それを無機または実質的無機材料のいずれかに転換することを含む請求項８記載の方法。
  10. パワー半導体チップパッケージ構造であって、
    活性表面２４および対向する背面２５を備え、前記活性表面２４上に１つまたは複数のコンタクトパッド２２および２３を持つ少なくとも１つのパワー半導体チップ２１と、
    第１の表面および第２の表面を持つ一様な厚さの誘電体膜１０であって、前記第１の表面は前記パワー半導体チップ２１の前記活性表面２４に隣接し、前記第２の表面は前記パワー半導体チップ２１の周囲を過ぎてすべての方向に延びる平面を形成し、前記誘電体膜１０は１つまたは複数のコンタクトパッド２２および２３と揃えられた１つまたは複数のスルーホール１１を持つ誘電体膜１０と、
    前記誘電体膜１０と前記少なくとも１つのパワー半導体チップ２１との間に配置された、無機または実質的無機材料を含む接着層２０と、
    前記誘電体膜１０の前記第２の表面に隣接するパターン形成された導電層４０であって、前記コンタクトパッド２２および２３と揃えられた前記１つまたは複数のスルーホール１１を通して延び、前記導電層４０を前記コンタクトパッド２２および２３に電気的に結合する１つまたは複数の導電性支柱４１を持つパターン形成された導電層４０と
    を備えるパワー半導体チップパッケージ構造。
JP2006221746A 2005-08-17 2006-08-16 パワー半導体パッケージングの方法および構造 Expired - Fee Related JP5129468B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/205,903 US7262444B2 (en) 2005-08-17 2005-08-17 Power semiconductor packaging method and structure
US11/205,903 2005-08-17

Publications (2)

Publication Number Publication Date
JP2007053379A true JP2007053379A (ja) 2007-03-01
JP5129468B2 JP5129468B2 (ja) 2013-01-30

Family

ID=37027010

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006221746A Expired - Fee Related JP5129468B2 (ja) 2005-08-17 2006-08-16 パワー半導体パッケージングの方法および構造

Country Status (6)

Country Link
US (1) US7262444B2 (ja)
EP (1) EP1755162B1 (ja)
JP (1) JP5129468B2 (ja)
CN (1) CN1917158B (ja)
CA (1) CA2555394C (ja)
IL (1) IL177322A (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235898A (ja) * 2007-03-19 2008-10-02 Infineon Technologies Ag パワー半導体モジュール、パワー半導体モジュールの製造方法、および、半導体チップ
JP2009224545A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224550A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224549A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置、半導体装置の製造方法及び配線基板
JP2009224529A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009224546A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224547A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2011181923A (ja) * 2010-03-02 2011-09-15 General Electric Co <Ge> 軟質回路用の耐応力性マイクロ・ビア構造
JP2013042135A (ja) * 2011-08-16 2013-02-28 General Electric Co <Ge> リードフレーム接続を有するパワーオーバレイ構造
JP2014027277A (ja) * 2012-07-30 2014-02-06 General Electric Co <Ge> 表面実装モジュールのための拡散障壁
WO2014046058A1 (ja) * 2012-09-20 2014-03-27 ローム株式会社 パワーモジュール半導体装置およびインバータ装置、およびパワーモジュール半導体装置の製造方法、および金型
JP2014057004A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
JP2014099606A (ja) * 2012-11-13 2014-05-29 General Electric Co <Ge> 分離タブを備える低プロファイル表面実装パッケージ
JPWO2012105658A1 (ja) * 2011-02-04 2014-07-03 日立化成株式会社 接着物の製造方法、接着剤パターン付き基板の製造方法及び接着剤パターン付き基板
JPWO2012157373A1 (ja) * 2011-05-16 2014-07-31 日本碍子株式会社 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール
US9905494B2 (en) 2015-04-27 2018-02-27 Fuji Electric Co., Ltd. Semiconductor device
JP2018152591A (ja) * 2013-03-14 2018-09-27 ゼネラル・エレクトリック・カンパニイ パワーオーバーレイ構造およびその製造方法
WO2020101022A1 (ja) * 2018-11-15 2020-05-22 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品
JP2020087981A (ja) * 2018-11-15 2020-06-04 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法
JP2020087982A (ja) * 2018-11-15 2020-06-04 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法
US11955414B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955451B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11961790B2 (en) 2020-10-14 2024-04-16 Rohm Co., Ltd. Semiconductor module

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004041088B4 (de) * 2004-08-24 2009-07-02 Infineon Technologies Ag Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
JP4325571B2 (ja) * 2005-02-28 2009-09-02 株式会社日立製作所 電子装置の製造方法
JP4613077B2 (ja) 2005-02-28 2011-01-12 株式会社オクテック 半導体装置、電極用部材および電極用部材の製造方法
DE102005039478B4 (de) * 2005-08-18 2007-05-24 Infineon Technologies Ag Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE102005041174A1 (de) * 2005-08-30 2007-03-15 Infineon Technologies Ag Leistungshalbleiterbauteil mit Leitungen innerhalb eines Gehäuses
TW200731477A (en) 2005-11-10 2007-08-16 Int Rectifier Corp Semiconductor package including a semiconductor die having redistributed pads
DE102006009723A1 (de) * 2006-03-02 2007-09-06 Siemens Ag Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung
US8159825B1 (en) 2006-08-25 2012-04-17 Hypres Inc. Method for fabrication of electrical contacts to superconducting circuits
DE102006049562A1 (de) * 2006-10-20 2008-04-24 Qimonda Ag Substrat mit Durchführung und Verfahren zur Herstellung desselben
KR100891330B1 (ko) 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
US8686554B2 (en) * 2007-03-13 2014-04-01 International Rectifier Corporation Vertically mountable semiconductor device package
JP5090088B2 (ja) * 2007-07-05 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
US8507320B2 (en) * 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
JP2011518336A (ja) * 2008-04-21 2011-06-23 トップ エンジニアリング カンパニー リミテッド Ｍｅｍｓプローブカード及びその製造方法
US8236609B2 (en) * 2008-08-01 2012-08-07 Freescale Semiconductor, Inc. Packaging an integrated circuit die with backside metallization
US9953952B2 (en) * 2008-08-20 2018-04-24 Infineon Technologies Ag Semiconductor device having a sealant layer including carbon directly contact the chip and the carrier
US20110056838A1 (en) * 2009-09-04 2011-03-10 Ibiden, Co., Ltd. Method of manufacturing printed wiring board
JP5500936B2 (ja) * 2009-10-06 2014-05-21 イビデン株式会社 回路基板及び半導体モジュール
US8237171B2 (en) * 2010-02-09 2012-08-07 Microsemi Corporation High voltage high package pressure semiconductor package
US8587107B2 (en) * 2010-02-09 2013-11-19 Microsemi Corporation Silicon carbide semiconductor
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8431438B2 (en) * 2010-04-06 2013-04-30 Intel Corporation Forming in-situ micro-feature structures with coreless packages
US8531027B2 (en) 2010-04-30 2013-09-10 General Electric Company Press-pack module with power overlay interconnection
US8310040B2 (en) 2010-12-08 2012-11-13 General Electric Company Semiconductor device package having high breakdown voltage and low parasitic inductance and method of manufacturing thereof
US8114712B1 (en) 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
EP2673803B1 (en) * 2011-02-08 2021-04-14 ABB Power Grids Switzerland AG Power semiconductor module and method to produce a power semiconductor module
JP5821429B2 (ja) * 2011-09-01 2015-11-24 三菱電機株式会社 半導体装置及びその製造方法
US8563364B2 (en) * 2011-09-29 2013-10-22 Infineon Technologies Ag Method for producing a power semiconductor arrangement
US8716870B2 (en) 2011-12-16 2014-05-06 General Electric Company Direct write interconnections and method of manufacturing thereof
US9018742B2 (en) * 2012-01-19 2015-04-28 Infineon Technologies Ag Electronic device and a method for fabricating an electronic device
KR101933015B1 (ko) * 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
US8872349B2 (en) * 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
JP2014103183A (ja) * 2012-11-19 2014-06-05 Mitsubishi Electric Corp 電子回路、その製造方法、および電子部品
US9653370B2 (en) * 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
US11450646B1 (en) * 2012-12-22 2022-09-20 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8987876B2 (en) 2013-03-14 2015-03-24 General Electric Company Power overlay structure and method of making same
US10046550B2 (en) 2013-08-22 2018-08-14 Massachusetts Institute Of Technology Carrier-substrate adhesive system
US9359198B2 (en) 2013-08-22 2016-06-07 Massachusetts Institute Of Technology Carrier-substrate adhesive system
US20150349396A1 (en) * 2014-05-31 2015-12-03 Hatem Mohamed Aead Air Gap Creation In Electronic Devices
CN105336723B (zh) 2014-07-28 2018-09-14 通用电气公司 半导体模块、半导体模块组件及半导体装置
US11437304B2 (en) * 2014-11-06 2022-09-06 Semiconductor Components Industries, Llc Substrate structures and methods of manufacture
US10547118B2 (en) * 2015-01-27 2020-01-28 Huawei Technologies Co., Ltd. Dielectric resonator antenna arrays
DE112016000904T5 (de) * 2015-02-25 2017-11-09 Mitsubishi Electric Corporation Leistungsmodul
JP6862087B2 (ja) 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
JP2017126688A (ja) * 2016-01-15 2017-07-20 株式会社ジェイデバイス 半導体パッケージの製造方法及び半導体パッケージ
US10453786B2 (en) 2016-01-19 2019-10-22 General Electric Company Power electronics package and method of manufacturing thereof
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
KR101905995B1 (ko) 2016-11-09 2018-10-10 현대자동차주식회사 양면냉각형 파워모듈
EP3352212B1 (en) * 2017-01-24 2021-06-16 General Electric Company Power electronics package and method of manufacturing thereof
DE102018125008B4 (de) * 2018-10-10 2020-10-15 Dr. Ing. H.C. F. Porsche Aktiengesellschaft Verfahren zur Kontaktierung von in einer Platine eingebetteten metallischen Einlegestücken sowie Platine mit metallischen Einlegestücken
WO2020131360A1 (en) * 2018-12-17 2020-06-25 Heraeus Precious Metals North America Conshohocken Llc Process for forming an electric heater
KR20210129483A (ko) * 2020-04-20 2021-10-28 현대자동차주식회사 솔더링 구조, 이를 갖는 파워 모듈 및 파워 모듈의 제조 방법
US11302662B2 (en) * 2020-05-01 2022-04-12 Nanya Technology Corporation Semiconductor package with air gap and manufacturing method thereof
US11967899B2 (en) 2020-05-22 2024-04-23 Marel Power Solutions Fluid cooled inverter
CN117832162A (zh) * 2022-09-27 2024-04-05 长鑫存储技术有限公司 半导体结构制备方法及半导体结构
CN115732450B (zh) * 2022-11-18 2024-01-30 南京晟芯半导体有限公司 一种新型功率模块高密度封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148846A (ja) * 1989-11-06 1991-06-25 Nippon Mektron Ltd Ｉｃ搭載用可撓性回路基板及びその製造法
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
JPH0621142A (ja) * 1992-03-04 1994-01-28 American Teleph & Telegr Co <Att> 半導体チップのボンディング方法と半導体集積回路装置
JPH1167841A (ja) * 1997-08-05 1999-03-09 Benedict G Pace 出力半導体チップの実装方法及び半導体チップ用パッケージ
JP2001501376A (ja) * 1996-09-30 2001-01-30 シーメンス アクチエンゲゼルシヤフト サンドイッチ構造のマイクロエレクトロニクス構成部材

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835704A (en) * 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
US5258647A (en) * 1989-07-03 1993-11-02 General Electric Company Electronic systems disposed in a high force environment
US5169678A (en) * 1989-12-26 1992-12-08 General Electric Company Laser ablatable polymer dielectrics and methods
US5073814A (en) * 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5785787A (en) * 1994-05-23 1998-07-28 General Electric Company Processing low dielectric constant materials for high speed electronics
US5449427A (en) * 1994-05-23 1995-09-12 General Electric Company Processing low dielectric constant materials for high speed electronics
US5532512A (en) 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
US5672546A (en) * 1995-12-04 1997-09-30 General Electric Company Semiconductor interconnect method and structure for high temperature applications
US6229203B1 (en) * 1997-03-12 2001-05-08 General Electric Company Semiconductor interconnect structure for high temperature applications
JPH10308501A (ja) * 1997-05-02 1998-11-17 Texas Instr Japan Ltd 半導体装置
DE19845665C2 (de) * 1998-10-05 2000-08-17 Orga Kartensysteme Gmbh Verfahren zur Herstellung eines Trägerelements für einen IC-Baustein zum Einbau in Chipkarten
US6306680B1 (en) * 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6410356B1 (en) 2000-03-07 2002-06-25 General Electric Company Silicon carbide large area device fabrication apparatus and method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03148846A (ja) * 1989-11-06 1991-06-25 Nippon Mektron Ltd Ｉｃ搭載用可撓性回路基板及びその製造法
US5151769A (en) * 1991-04-04 1992-09-29 General Electric Company Optically patterned RF shield for an integrated circuit chip for analog and/or digital operation at microwave frequencies
JPH0621142A (ja) * 1992-03-04 1994-01-28 American Teleph & Telegr Co <Att> 半導体チップのボンディング方法と半導体集積回路装置
JP2001501376A (ja) * 1996-09-30 2001-01-30 シーメンス アクチエンゲゼルシヤフト サンドイッチ構造のマイクロエレクトロニクス構成部材
JPH1167841A (ja) * 1997-08-05 1999-03-09 Benedict G Pace 出力半導体チップの実装方法及び半導体チップ用パッケージ

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008235898A (ja) * 2007-03-19 2008-10-02 Infineon Technologies Ag パワー半導体モジュール、パワー半導体モジュールの製造方法、および、半導体チップ
JP2009224545A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224550A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224549A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置、半導体装置の製造方法及び配線基板
JP2009224529A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2009224546A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2009224547A (ja) * 2008-03-17 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置及び半導体装置の製造方法
JP2011181923A (ja) * 2010-03-02 2011-09-15 General Electric Co <Ge> 軟質回路用の耐応力性マイクロ・ビア構造
US10276486B2 (en) 2010-03-02 2019-04-30 General Electric Company Stress resistant micro-via structure for flexible circuits
JPWO2012105658A1 (ja) * 2011-02-04 2014-07-03 日立化成株式会社 接着物の製造方法、接着剤パターン付き基板の製造方法及び接着剤パターン付き基板
JPWO2012157373A1 (ja) * 2011-05-16 2014-07-31 日本碍子株式会社 大容量モジュールの周辺回路用の回路基板、及び当該回路基板を用いる周辺回路を含む大容量モジュール
KR20130020758A (ko) * 2011-08-16 2013-02-28 제너럴 일렉트릭 캄파니 리드프레임 접속을 갖는 ｐｏｌ 구조체
JP2013042135A (ja) * 2011-08-16 2013-02-28 General Electric Co <Ge> リードフレーム接続を有するパワーオーバレイ構造
KR101978512B1 (ko) * 2011-08-16 2019-09-03 제너럴 일렉트릭 캄파니 리드프레임 접속을 갖는 ｐｏｌ 구조체
JP2014027277A (ja) * 2012-07-30 2014-02-06 General Electric Co <Ge> 表面実装モジュールのための拡散障壁
JP2014057004A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
WO2014046058A1 (ja) * 2012-09-20 2014-03-27 ローム株式会社 パワーモジュール半導体装置およびインバータ装置、およびパワーモジュール半導体装置の製造方法、および金型
US10896866B2 (en) 2012-09-20 2021-01-19 Rohm Co., Ltd. Power module semiconductor device and inverter equipment, and fabrication method of the power module semiconductor device, and metallic mold
US11973007B2 (en) 2012-09-20 2024-04-30 Rohm Co., Ltd. Power module semiconductor device and inverter equipment, and fabrication method of the power module semiconductor device, and metallic mold
US9960103B2 (en) 2012-09-20 2018-05-01 Rohm Co., Ltd. Power module semiconductor device and inverter equipment, and fabrication method of the power module semiconductor device, and metallic mold
US11967543B2 (en) 2012-09-20 2024-04-23 Rohm Co., Ltd. Power module semiconductor device and inverter equipment, and fabrication method of the power module semiconductor device, and metallic mold
US11532537B2 (en) 2012-09-20 2022-12-20 Rohm Co., Ltd. Power module semiconductor device and inverter equipment, and fabrication method of the power module semiconductor device, and metallic mold
JP2014099606A (ja) * 2012-11-13 2014-05-29 General Electric Co <Ge> 分離タブを備える低プロファイル表面実装パッケージ
JP2018152591A (ja) * 2013-03-14 2018-09-27 ゼネラル・エレクトリック・カンパニイ パワーオーバーレイ構造およびその製造方法
US9905494B2 (en) 2015-04-27 2018-02-27 Fuji Electric Co., Ltd. Semiconductor device
JP2020087982A (ja) * 2018-11-15 2020-06-04 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法
KR20210090678A (ko) * 2018-11-15 2021-07-20 산에이카가쿠 가부시키가이샤 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품
JP2020087981A (ja) * 2018-11-15 2020-06-04 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品の製造方法
JP7226973B2 (ja) 2018-11-15 2023-02-21 山栄化学株式会社 ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法
KR102612326B1 (ko) * 2018-11-15 2023-12-12 산에이카가쿠 가부시키가이샤 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품
WO2020101022A1 (ja) * 2018-11-15 2020-05-22 有限会社アイピーシステムズ ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体装置実装部品
US11955414B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955451B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955452B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11955413B2 (en) 2020-10-14 2024-04-09 Rohm Co., Ltd. Semiconductor module
US11961790B2 (en) 2020-10-14 2024-04-16 Rohm Co., Ltd. Semiconductor module

Also Published As

Publication number Publication date
EP1755162B1 (en) 2019-10-02
CA2555394C (en) 2016-02-23
EP1755162A3 (en) 2007-10-17
EP1755162A2 (en) 2007-02-21
US20070040186A1 (en) 2007-02-22
US7262444B2 (en) 2007-08-28
CN1917158B (zh) 2013-07-17
JP5129468B2 (ja) 2013-01-30
IL177322A0 (en) 2006-12-10
CN1917158A (zh) 2007-02-21
IL177322A (en) 2015-02-26
CA2555394A1 (en) 2007-02-17

Similar Documents

Publication Publication Date Title
JP5129468B2 (ja) パワー半導体パッケージングの方法および構造
US7829386B2 (en) Power semiconductor packaging method and structure
US10497648B2 (en) Embedded electronics package with multi-thickness interconnect structure and method of making same
US8466007B2 (en) Power semiconductor module and fabrication method
US7034401B2 (en) Packaging substrates for integrated circuits and soldering methods
JP7277056B2 (ja) 一体化された電磁干渉シールドを備えるエレクトロニクスパッケージおよびその製造方法
US20050212127A1 (en) Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US10804116B2 (en) Electronics package with integrated interconnect structure and method of manufacturing thereof
EP0380570A1 (en) Heat dissipating interconnect tape for use in tape automated bonding
US11521918B2 (en) Semiconductor device having component mounted on connection bar and lead on top side of lead frame and method of manufacturing semiconductor device thereof
US10700035B2 (en) Stacked electronics package and method of manufacturing thereof
US20190043794A1 (en) Electronics package including integrated structure with backside functionality and method of manufacturing thereof
US10770444B2 (en) Electronics package having a multi-thickness conductor layer and method of manufacturing thereof
WO2019027695A1 (en) ELECTRONIC HOUSING WITH INTEGRATED INTERCONNECTION STRUCTURE AND METHOD FOR MANUFACTURING THE SAME
US9953913B1 (en) Electronics package with embedded through-connect structure and method of manufacturing thereof
EP0896367A2 (en) Packaging power semiconductors

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090810

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110830

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111129

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121102

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5129468

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees