JP2008235898A - パワー半導体モジュール、パワー半導体モジュールの製造方法、および、半導体チップ - Google Patents

パワー半導体モジュール、パワー半導体モジュールの製造方法、および、半導体チップ Download PDF

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Karsten Guth
グート カーステン
Holger Torwesten
トルヴェステン ホルガー
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Abstract

【課題】パワー半導体モジュールのはんだ付け部の接続信頼性を向上させるパワー半導体モジュール、その製造法及び半導体チップを提供する。
【解決手段】銅含有第１のはんだ付け母材、接続層２１４、１４、１１４、および、銅含有第２のはんだ付け母材は、連続的に配置されて、固定して互いに接続されている。上記接続層は、少なくとも９０重量％の金属間化合物銅錫相の一部を有する。２つの上記はんだ付け母材と、これら２つのはんだ付け母材の間に配置されたはんだとを、所定の圧力で互いに加圧しあい該はんだを溶融させる。所定の時間が終了した後、この液状のはんだから拡散された銅および錫が、金属間化合物銅錫相を含む接続層を形成する。該接続層の一部は、上記はんだ層から生成された接続層の少なくとも９０重量％である。
【選択図】図１

Description

発明の詳細な説明
〔技術分野〕
本発明は、パワー半導体モジュール、パワー半導体モジュールの製造方法、および、半導体チップに関する。
〔発明の背景〕
パワー半導体モジュールとは、多数のはんだ付けされた接続部を含むものであり、この極めて多様な部材は、固定されて、永続的に互いに接合されている必要がある。該パワー半導体モジュールの動作中に生じる高温度のため、および、高温度の変動を伴う頻繁な温度変化のため、このはんだ付けされた接合部は過酷に用いられ、これによって、パワー半導体モジュールの耐用年数は制限される。特に、少なくとも一方のはんだ付け母材（例えば、セラミック基板のメタライゼーション）が高い表面粗度を有しているならば、各はんだ付け接合部は、温度サイクルに対して敏感である。高い表面粗度によって生じる問題を回避するために、多くの場合、はんだ付け母材の表面は、研磨されている必要がある。
〔発明の概要〕
一実施形態によれば、新規の半導体電力モジュールでは、第１の銅含有はんだ付け母材、接続層、および、第２の銅含有はんだ付け母材が連続的に配置されて、互いに固定して接続されている。該第１のはんだ付け母材は、該接続層に直接接する第１の表面を有し、該第２のはんだ付け母材は、該接続層に直接隣接して終結する第２の表面を有し、該接続層は、少なくとも９０体積％で金属間化合物銅錫相の一部を含んでいる。
さらに、新規の半導体チップを開示する。該半導体チップは、表面を有する半導体基材を含み、該表面には、上記半導体チップから始まって、バッファ層、拡散障壁層、および、銅含有金属層が連続的に配置されている。
さらに、パワー半導体モジュールの新規の製造方法を開示する。該パワー半導体モジュール内に、第１の銅(Ｃｕ)含有はんだ付け母材、接続層、および、第２の銅(Ｃｕ)含有はんだ付け母材を、以下のステップによって連続的に配置する。このステップは、第１の銅(Ｃｕ)含有はんだ付け母材、錫(Ｓｎ)含有はんだ、および第２の銅(Ｃｕ)含有はんだ付け母材を用意する工程と、該はんだを該第１のはんだ付け母材と該第２のはんだ付け母材との間に配置する工程と、該はんだを、該はんだの元の融点よりも高いと同時に４１５℃以下である温度まで加熱することによって、該はんだを溶融する工程と、該第１のはんだ付け母材および該第２のはんだ付け母材、並びに、これら２つのはんだ付け母材間に配置されたはんだを、０．５Ｎ／ｍｍ２〜３Ｎ／ｍｍ２の所定の圧力によって互いに加圧しあう工程と、この加圧工程中の該はんだの温度を、少なくとも０．１秒〜１０秒の時間、該はんだの融点よりも上であると同時に４００℃以下の温度に保持する工程とから成る。
〔図面の簡単な説明〕
本発明は、以下の図面および明細書を参照することによって、より良く理解することが可能である。図面の部材は、必ずしも縮尺される必要はなく、図面の部材は、むしろ、本発明の原理を説明するために強調したものである。さらに、本図面では、同様の参照番号は、対応する部分を指す。
図１は、複数のはんだ付け接合部を有するパワー半導体モジュールを示す縦断面図であり、各該はんだ付け接合部は、少なくとも９０体積％で金属間化合物銅錫相の一部を有する接続層を含む。
図２は、半導体チップが取り付けられた、図１によるパワー半導体モジュールの基板の拡大部分を示す縦断面図である。
図３は、まだ取り付けられていない半導体チップの一部を示す縦断面図であり、該半導体チップ上には、銅含有金属層が配置され、該銅含有金属層上に直接隣接して、錫含有はんだ層が配置されている。
図４は、図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。
図５は、上記金属間化合物銅錫相を示す相図である。
図６は、上述のはんだ付け工程の異なるステップにおける、互いにはんだ付けされた２つのはんだ付け母材を示す縦断面図である。
図７は、はんだの温度の時間的特性と、はんだ接続部を製造する間に上記はんだ付け母材に加圧される圧力との第１の実施形態を示す図である。
図８は、はんだの温度の時間的特性と、はんだ接続部を製造する間に、上記はんだ付け母材に加圧される圧力との第２の実施形態を示す図である。
図９は、はんだ接続部を製造する間に、上記はんだ付け母材に加圧される圧力の異なる時間的特性を示す図である。
図１０は、表面のメタライゼーションの実施形態によって、表面粗度Ｒｚを求める方法を説明するための図である。
〔発明の詳細な説明〕
図１は、複数のはんだ付け接合部を有するパワー半導体モジュール１を示す縦断面図であり、各銅含有はんだ付け母材対２０ｂ／１２ｂ、１２ａ／１９、１１９／９は、その間に位置している接続層２１４、１４、または１１４によって、それぞれ接合されている。各接続層２１４、１４、または１１４は、少なくとも９０体積％で金属間化合物銅錫相の一部を含む。
パワー半導体モジュール１は、銅含有被膜２０ｂを有するベースプレート２０ａを含み、該銅含有被膜上には、基板１２が配置されている。銅含有被膜２０ｂの代わりに、銅を含むか、または、銅から成るベースプレートを設けてもよい。
基板１２は、電気的に絶縁している導熱性の高いキャリア１２ｃ（例えば、Ａｌ２Ｏ３のようなセラミック）を含み、該キャリアには、銅を含むか、または、銅から成る構造化された金属層１２ａと、銅を含むか、または、銅から成る金属層１２ｂとが、互いに向かい合って位置する２つの面上に配置されている。
これら各基板１２上には、１つまたは数個の半導体チップが、半導体基板１８と共に配置されており、該半導体基板は、互いに向かい合って位置する２つの側面の少なくとも１つの側面上に、チップメタライゼーション１９、１１９を含む。上記半導体チップは、基板１２に面していない面において、コンタクトワイヤ９によって接触されている。コンタクトワイヤ９は、構造化されたメタライゼーション１２ａの複数の部分、同一または別の基板１２上のさらなる半導体チップのメタライゼーション、２つ以上の基板１２を接合するための金属母線７、外部の負荷接続部２、または、外部の制御接続部３に、電気的に接続、および／または、機械的に接合されていることが可能である。
被膜２０ｂを有するベースプレート２０ａは、側壁２０ｃおよび前壁２０ｄと共に、パワー半導体モジュール１のハウジングを形成する。パワー半導体モジュール１は、周囲条件の影響、特に湿気および埃の浸透に対して保護するためと同時に、絶縁特性を増大させるために、軟らかいシーリングコンパウンド６、および、堅いシーリングコンパウンド５を任意により有する鋳造物である。軟らかいシーリングコンパウンド６は、ベースプレート２０ａおよびその被膜２０ｂから、少なくとも上記半導体チップの上表面を超えて伸びている。堅いシーリングコンパウンド５は、軟らかいシーリングコンパウンド６の上の、ベースプレート２０ａ、２０ｂから離反した面上に配置されている。図２は、鋳造の前の、図１によるパワー半導体モジュール１の拡大部分をより詳細に示す図である。
図１および図２によるパワー半導体モジュール１の製造を、複数のステップにより行う。第１のステップでは、基板１２に、１つまたは多数の半導体チップを取り付ける。このために、接続層１４をそれぞれ設ける。この接続層１４は、該半導体チップの半導体基板１８の下面のメタライゼーション１９に隣接して終結すると共に、基板１２の上面のメタライゼーション１２ａに隣接して終結している。このようにして取り付けられた各基板１２は、１つのユニットを形成する。電気的に接触させるために、任意の第２のステップでは、この取り付けられた基板１２の複数の半導体チップを、その上部において、コンタクトワイヤ９によって接続させることが可能である。
第３のステップでは、状況に応じて複数の半導体チップが取り付けられた１つ以上の各基板１２を、接続層２１４によって、ベースプレート２０ａ、２０ｂに、固定して接合させる。１つ以上の基板１２は、共通の接続層２１４の代わりに、個々の接続層を含んでもよい。
各接続層１４、１１４、２１４は、少なくとも９０体積％で金属間化合物銅錫相の一部を含む。従って、該金属間化合物銅錫相を形成する銅は、互いに接合されると共に、各接続層１４、１１４、２１４に直接隣接して終結する２つのはんだ付け母材から、少なくとも実質的には放出される。接続層１４の場合には、これら母材は、メタライゼーション１２ａおよびチップメタライゼーション１９であり、接続層１１４の場合には、これら母材は、チップメタライゼーション１１９の上面およびコンタクトワイヤ９であり、接続層２１４の場合には、基板１２の下面のメタライゼーション１２ｂ、および、ベースプレート２０ａ、２０ｂである。コンタクトワイヤ９は、銅（例えば合金の銅被膜の形）を含むか、または、銅から成る。
金属間化合物銅錫相を少なくとも９０体積％で有する、このような接続層１４、１１４、２１４による接続部の製造について、以下に、図３による半導体チップを用いて詳細に説明する。該半導体チップは、図１および図２による基板１２の上面において、図４に示した多数のステップによって、メタライゼーション１２ａに、機械的に接合されると共に、電気的に接続される。
図３は、半導体基板１８を有する半導体チップの一部を示す縦断面図である。該半導体基板では、その下面から、チップメタライゼーション１９が設けられており、該チップメタライゼーション内には、任意のバッファ層１５、任意の拡散障壁層１６、任意のシード層１７、および、銅含有金属層１１が、連続的に配置されている。バッファ層１５によって、熱機械応力が上記接続層から確実に除去され、該層の厚さの範囲内に確実に開放される。拡散障壁層１６によって、望ましくない、原子の該半導体の能動領域内への相互拡散が、確実にその電気的パラメータを変動させることになる。バッファ層１５および拡散障壁層１６の代わりに、バッファ機能と拡散障壁機能とが組み合わされた単一の層を設けてもよい。
銅含有金属層１１に、錫含有はんだ層１３を直接当てる。これに応じて、上記半導体チップから始まる半導体基板１８の上面には、チップメタライゼーション１１９が設けられる。該チップメタライゼーションには、任意のバッファ層１１５、任意の拡散障壁層１１６、任意のシード層１１７、および、銅含有金属層１１１が連続的に配置されている。上記半導体チップの銅含有金属層１１および１１１は、いずれか１つを除いて、全て任意であることに留意されたい。銅含有金属層１１１の上には、錫含有はんだ層１１３を直接当てる。
選択的に、少なくとも１つのはんだ層１３、または、はんだ層１１３を、各金属層１１、１１１に、または、各チップメタライゼーション１９または１１９に当てる代わりに、所定のはんだ付け母材、例えば図１および図２に示したような、基板１２の金属層１２ａ、または、ボンドワイヤ９に当ててもよい。はんだ層１３、１１３を、例えば、蒸着法、スパッタリング法、または、ガルバニック堆積によって形成する。銅含有金属層１１、１１１は、金属層１１、１１１から、金属層１１、１１１に隣接する合着した各はんだ層１３または１１３の中に拡散する銅を提供して、金属間化合物銅錫相を形成するように意図されている。
半導体チップ１８は、厚さｄ１８を有し、バッファ層１５、１１５は、それぞれ、厚さｄ１５、ｄ１１５を有する。拡散障壁層１６、１１６は、それぞれ、厚さｄ１６、d１１６を有し、シード層１７、１１７は、それぞれ、厚さｄ１７、d１１７を有し、銅含有金属層１１、１１１は、それぞれ、厚さｄ１１、ｄ１１１を有し、錫含有はんだ層１３、１１３は、それぞれ、厚さｄ１３、ｄ１１３を有する。
バッファ層１５および／またはバッファ層１１５は、例えば、アルミニウム（Ａｌ）を含むか、または、アルミニウム（Ａｌ）から成る。バッファ層１５の厚さｄ１５、および／または、バッファ層１１５の厚さｄ１１５は、例えば、２００ｎｍ〜７００ｎｍ、例えば約４００ｎｍであり得る。
各拡散障壁層１６および／または拡散障壁層１１６は、チタニウム(Ｔｉ)、窒化チタン(ＴｉＮ)、チタニウムタングステン(ＴｉＷ)、タンタル(Ｔａ)、窒化タンタル(ＴａＮ)のうちのちょうど１つ、ちょうど２つ、または、多数の物質を含むことが可能であるか、若しくは、各拡散障壁層１６および／または拡散障壁層１１６は、これら物質のうちの少なくとも１つの物質から成ることが可能である。
拡散障壁層１６の厚さｄ１６、および／または、拡散障壁層１１６の厚さｄ１１６は、例えば、５０ｎｍ〜６００ｎｍであることが可能である。例えば、拡散障壁層１６および／または拡散障壁層１１６は、チタニウム(Ｔｉ)を含むか、または、チタニウム(Ｔｉ)から成り、それぞれに、３００ｎｍ〜５００ｎｍ（例えば４００ｎｍ）の厚さｄ１６またはｄ１１６を有してもよい。
任意のシード層１７を、障壁層１６と金属層１１との間に配置し、任意のシード層１１７を、障壁層１１６と金属層１１１の間に配置する。各該任意のシード層は、銀(Ａｇ)、金(Ａｕ)、ニッケル(Ｎｉ)、ニッケルバナジウム(ＮｉＶ)、または、銅(Ｃｕ)のうちの少なくとも１つを含むか、若しくは、これら物質のうちの少なくとも１つの物質から成ることが可能である。シード層１７の厚さｄ１７、および／または、シード層１１７の厚さｄ１１７は、例えば、５０ｎｍ〜２００ｎｍであることが可能である。特に、厚さｄ１７、ｄ１１７が、それぞれ、１００ｎｍ〜２００ｎｍである場合には、シード層１７および／またはシード層１１７は、銅（Ｃｕ）を含むか、または、銅（Ｃｕ）から成ってもよい。
例えば、シード層１７および／またはシード層１１７は、銀(Ａｇ)を含むか、または、銀(Ａｇ)から成ってもよく、従って５０ｎｍ〜１００ｎｍの厚さを有する。金属層１１および／または金属層１１１は、銅(Ｃｕ)を含むか、または、銅(Ｃｕ)から成り、従って、１μｍ〜３０μｍの厚さｄ１１、ｄ１１１をそれぞれ有する。
はんだ１３、および／または、はんだ１１３は、例えば、純粋な錫(Ｓｎ)から成るか、または、錫含有合金として実施され得る。該錫含有合金は、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、ゲルマニウム(Ｇｅ)、または、鉛(Ｐｂ)のグループのうちの、ちょうど１つ、ちょうど２つ、または、２つ以上の物質を含む。特に、はんだ１３、および／または、はんだ１１３は、錫含有合金として実施されることが可能であり、０．１重量％〜６重量％、または、１重量％〜５重量％（例えば３．５重量％）で銀（Ａｇ）の一部を含むことが可能である。
例えば、金属層１１および／または金属層１１１のそれぞれの表面粗度が、1μｍと比べて小さいならば、対応する、はんだ層１３の厚さｄ１３、および／または、はんだ層１１３の厚さｄ１１３は、１０μｍ以下（例えば、５μｍ〜１５μｍ、４μｍ〜１３μｍ、３μｍ〜１１μｍ、または、２μｍ〜９μｍ）になるように選択されることが可能である。例えば、各はんだ層１３またははんだ層１１３を上記半導体チップに接続するはんだ付け母材の表面が、８μｍ〜１０μｍの表面粗度Ｒｚを有するならば、５μｍ〜１０μｍの厚さｄ１３および／または厚さｄ１１３が適している。例えば、上記はんだ付け母材の表面粗度Ｒｚが６μｍ〜８μｍであるならば、はんだ層１３の厚さｄ１３、および、はんだ層１１３の厚さｄ１１３は、それぞれ、４μｍ〜１３μｍであることが特に好適であり、上記はんだ付け母材の表面粗度Ｒｚが４μｍ〜６μｍであるならば、はんだ層１３の厚さｄ１３、および、はんだ層１１３の厚さｄ１１３は、それぞれ、２μｍ〜９μｍであることが特に好適である。表面粗度Ｒｚを決定する方法については、図１０にさらに詳細に記載する。
各はんだ層１３、１１３に面した、金属層１１、１１１の面の表面粗度Ｒｚ１が、１μｍ以上であるならば、各はんだ層１３、１１３の厚さｄ１３、ｄ１１３は、上述のほぼ平坦な金属層の場合よりも、厚く選択することが可能である。以下の表は、はんだ母材にはんだ付けされるはんだ層１３、１１３の厚さｄ１３、ｄ１１３の想定可能な値を、金属層１１、１１１の表面粗度Ｒｚ１と、該はんだ母材の表面粗度Ｒｚ２とに応じて、μｍの単位に示すものである。
Figure 2008235898
図４ａは、図３の半導体チップの一部を示す図であり、該半導体チップは、その下側に、半導体基板１８、および、メタライゼーション１９、並びに、メタライゼーション１９に当てられたはんだ層１３を含む。はんだ層１３は、図１および図２に従って、銅含有金属層１１と基板１２の銅含有メタライゼーション１２ａとの間に配置される。メタライゼーション１２ａは、厚さｄ１２を有し、半導体基板１８の方を向いた上表面において、高い表面粗度Ｒｚを有する。金属層１１の下側は、メタライゼーション１２ａの表面粗度Ｒｚと比べると粗度が低い下部表面を有している。従って、金属層１１の下部表面は、ほぼ平坦に見える。
半導体基板１８のメタライゼーション１１と、メタライゼーション１２ａとの間に、固定した永続的な接合を形成するために、メタライゼーション１２ａ、１２ｂを有する基板１２を、図１および図２に従って、はんだ層１３の融点よりも高い温度に加熱する。その後、はんだ層１３およびメタライゼーション１２ａを、外部の所定の圧力Ｐｓを与えることによって接触させて、互いに加圧させあう。この所定の圧力は、例えば０Ｎ／ｍｍ２よりも高いと同時に５Ｎ／ｍｍ２以下であるか、または、０．５Ｎ／ｍｍ２〜１Ｎ／ｍｍ２、または、０．５Ｎ／ｍｍ２〜３Ｎ／ｍｍ２であることが可能である。これによって、図４ｂに示したように、加熱されたメタライゼーション１２ａとはんだ層１３との間に、熱的接触が生成され、該はんだ層が溶融して、図４ｃに示した、メタライゼーション１２ａの表面粗度によって形成されたトレンチ１２ｅを充填する。図３による元のはんだ層１３の厚さｄ１３は、所定の圧力Ｐｓを加圧してトレンチ１２ｅを完全に充填するために十分なはんだ１３が利用可能であると同時に、過度のはんだが、この加圧プロセス中にメタライゼーション１１と１２ａとの間の中間領域から横方向に漏れ出さないように、選択されている。
図４ｃからさらに明らかなように、はんだ１３と該はんだに隣接する銅含有メタライゼーション１１、１２ａとの間において、拡散プロセスが行われる。ここでは、銅８が、メタライゼーション１１、１２ａから漏れ出して、この液体のはんだ１３の中に拡散されて、１つ以上の金属間化合物銅錫相が、はんだ１３の複数の部分１３ａにおいて形成される。図４ｃ〜４ｅから明らかなように、金属層１２ａからの熱供給と外部の圧力ｐｓとを保持することによって、銅の拡散を継続させ、金属間化合物銅錫相を有する領域１３ａを拡大させると共に、はんだの領域１３ｂを縮小させる。該はんだの領域１３ｂは、金属間化合物銅錫相に変換された錫を含まない。図４ｄに示したように、金属間化合物銅錫相だけから成る連続橋１３ｄが、はんだ付け母材１１、１２ａ間の局所的な距離が最小である位置において形成される。互いに離間された２つの位置において、２つの連続橋１３ｄが形成されるとすぐに、はんだ付け母材１１、１２ａは相互接続され、圧力ｐは、低減されるか、または、取り除かれる。銅８を上記はんだ内に拡散させるプロセスを継続するために、該はんだの温度は、大部分のはんだ（例えば少なくとも９０体積％）が金属間化合物銅錫相に変換されるまでの一定の時間、例えば４１５℃よりも低いと同時に元のはんだの融点よりも高い温度に保持される。
金属間化合物銅錫相を含む領域１３ａ内の材料の融点は、領域１３ａ内に存在する全金属間化合物銅錫相の最も低い融点を有する、領域１３ａ内に存在する金属間化合物銅錫相の融点によって、はっきりと決定される。想定可能な全金属間化合物銅錫相のうち、Ｃｕ６Ｓｎ５相が、最も低い融点を有し、４１５℃である。これは、図５による金属間化合物銅錫相の相図より明らかである。これは、図４ｃ〜図４ｅによる金属間化合物相を有する領域１３が、大部分の相Ｃｕ６Ｓｎ５の融点である４１５℃を最も低い融点に含むことを意味している。金属間化合物相Ｃｕ６Ｓｎ５が発生しないと仮定すると、図４ｃおよび図４ｄによる部分１３ａの融点は、実際には６７６℃となり、これは金属間化合物銅錫相Ｃｕ３Ｓｎの融点である。
はんだ１３の溶融が、はんだ１３の融点よりも高いと同時に４１５℃よりも低い温度で行われるならば、銅の拡散とこれに関連する金属間化合物銅錫相の形成とによって、領域１３ａでは、材料の固化が生じる。その際、図４ｄに従って、はんだ層１３を溶融するために必要な温度よりも高い融点を有する接続層１４を形成することが可能である。この液体のはんだ１３内に含有される錫の一部が、すぐ間近の温度において、好適な接続層１４を形成するために十分な量の１つ以上の金属間化合物銅錫相に変換されるとすぐに、外部の圧力ｐｓは、低減されるか、または、停止される。圧力ｐｓがこの構成にさらに加えられるかどうかに関係なく、上記拡散、および、これに関連する接続層１４における金属間化合物銅錫相の形成は、ほぼ全ての錫（例えば少なくとも９０体積％）が金属間化合物銅錫相に変換されるまで継続される。
錫を、十分に高度に金属間化合物銅錫相に変換させるために、上記半導体チップの下面に当てられたはんだ層１３の厚さを、次のように選択することが可能である。つまり、圧力ｐｓの影響の下で形成される金属層１１、１２ａ間の間隔ｄ０(図４ｃ〜４ｅ参照)が、はんだ層１３が液化した後に、出来る限り短く、それにも関わらず、基本的に全トレンチ１２ｅを完全に充填するように、金属層１２ａの表面粗度に適合して選択することが可能である。この間隔ｄ０が短ければ短いほど、はんだ１３の部分は小さくなる。該はんだを介して、メタライゼーション１１、１２ａから漏れ出した銅８は浸透せざるを得ず、これによって、液状のはんだ１３内に含有される錫は、可能な限り高度に金属間化合物銅錫相に変換される。間隔ｄ０は、例えば、１μｍよりも短いか、または、０であってもよい。上記はんだは、高圧力ｐｓおよび短い間隔ｄ０で、短時間だけ、該はんだの融点よりも高い温度まで加熱される必要がある。従って、このような持続時間と上記はんだ母材に加圧される圧力ｐｓとの好適な組み合わせを特定することが可能である。
例えば、上記はんだを、所定の時間、その元の融点よりも高い温度、つまり銅錫相状態の形成が始まる前に該はんだが有する融点よりも高い温度まで加熱されると同時に、２つの上記はんだ付け母材、および、その間に配置されたはんだに、圧力ｐｓが加圧されることによって、はんだ付け母材１１、１２ａ間に最小間隔ｄ０が生じ、橋１２ｄが形成される。圧力ｐｓは、例えば５Ｎ／ｍｍ２よりも小さく、該はんだの温度は、例えば元の融点よりも高い温度から４１５℃までの温度である。
この理想的な場合においては、元のはんだ１３からの全ての錫が、１つ以上の金属間化合物銅錫相に変換されており、これについては、図４ｅにより明らかである。
図６ａ〜６ｌは、パワー半導体モジュールの２つの銅含有はんだ付け母材１１、１２ａの間の接続層１４の形成工程を、時間ｔの関数として、一般的に示す図である。図６ａでは、時間ｔ０の時点で、銅含有はんだ付け母材１１ａ、１２ａ、および、錫含有はんだ１３を用意する。例えば、はんだ１３を、はんだ付け母材１１、１２ａ間に配置して、はんだ付け母材１１および１２ａの一方の面か、または両面に当てる、このはんだ付け母材１１、１２ａは、例えば蒸着法、スパッタリング法、または、ガルバニック堆積法によって互いに接合される。時間ｔ０の時点では、はんだ付け母材１１、１２ａ、および、はんだ１３は、使用時温度（例えば室温）である。
図６ｂでは、はんだ付け母材１２ａを、温度Ｔ０よりも高いと同時にはんだ１３の融点よりも高い温度Ｔ１まで加熱する。図６ｃでは、その後、はんだ付け母材１１、１２ａを、時間ｔ２の時点で、圧力ｐｓによって、互いに加圧しあい、はんだ１３とはんだ付け母材１２ａとの間に熱的接触を形成し、はんだ付け母材１２ａのより高い温度によって、はんだ１３を加熱して、時間ｔ３の時点で液化する。その結果を図６ｄに示した。
図６ｅから生じるように、液状のはんだ１３は、圧力ｐｓの影響によって、はんだ付け母材１２ａの表面粗度によって形成されるトレンチ１２ｅの中に浸透する。同時に、過度の液状のはんだ１３ｃは、はんだ付け母材１１、１２ａ間に存在する開口部から除去される。さらに、時間が経つにつれて、はんだ付け母材１１の温度は、はんだ付け母材１２ａの温度Ｔ１に合致する。
はんだ１３を液化することに関連して、拡散プロセスが起こり、ここでは、銅８が、はんだ付け母材１１、１２ａから、はんだ１３の中に拡散され、はんだ１３からの錫を有する銅８は、１つ以上の金属間化合物銅錫相を形成する。該金属間化合物銅錫相の融点は、元のはんだ１３の融点よりも高い。時間ｔが増加するにつれて、より多くの銅８が、はんだ層１３内に拡散される。これは、図６ｆ〜６ｉの、時間ｔ５〜ｔ８の時点から明らかである。
図６ｈによる構成では、元のはんだ層１３は、十分に安定した接続層１４内に既に変換されているので、図６ｃ〜６ｇによる外部の圧力ｐｓを除去することは可能である。銅を、まだ金属間化合物銅錫相に変換されていない、はんだ１３に含まれる錫成分の中に拡散させることをさらに促進させるために、接続層１４、および／または、接続層１４に隣接して終結するはんだ付け母材１１、１２ａの温度は、状況に応じて、保持されるか、または、少なくとも元のはんだ１３の融点よりも高い値に保持される。
時間ｔ８の時点で、図６ｉによる接続層１４が、金属間化合物銅錫相の所定の割合、例えば少なくとも単位体積当り９０％を有するとすぐに、この構成は、温度Ｔ１よりも低い温度Ｔ２まで冷却される。この結果は、図６ｋの時間ｔ９の時点において明らかである。この構成を使用時温度Ｔ０まで冷却した後、はんだ付け母材１１、１２ａを、図６ｌに示す時間ｔ１０の時点において、温度変化に対して安定性を有するように、互いに永続的に接合させる。
図７および図８は、上記はんだの温度Ｔの時間的特性と、上述のはんだ接続部を製造する間に上記はんだ付け母材に加圧される圧力ｐとを示す図である。使用時温度Ｔ０から、時間ｔに依存しながら、上記はんだを所定の温度Ｔ１まで加熱する。さらに、圧力ｐを所定の圧力ｐｓまで増大させる。温度Ｔの特性および圧力ｐの特性は、所定の時間ｔｓの範囲内において、上記はんだが温度Ｔ１を有し、はんだ付け母材を互いに加圧しあう圧力ｐがｐｓとなるように、調整されている。
図７による実施形態では、圧力ｐが所定の圧力ｐｓに達する前に、温度Ｔは、所定の温度Ｔ１に達している。さらに、温度Ｔが所定の温度Ｔ１よりも下がる前に、圧力ｐは、所定の圧力ｐｓよりも下に低減される。時間ｔｓの後の焼き戻し時間ｔｔ中は、上記はんだ付け母材および上記はんだは、外部の圧力ｐなしに、または、所定の圧力ｐｓよりも低い外部の圧力ｐによって、所定の持続時間ｔｔ（例えば０秒〜１２０秒の間、または、６５秒〜１１０秒）の間、４１５℃未満（例えば４００度）の温度において、焼き戻しされ得る。
図８による実施形態では、温度Ｔが所定の温度Ｔ１に達する前に、圧力ｐは、所定の圧力ｐｓに達している。さらに、圧力ｐが所定の圧力ｐｓよりも下がる前に、温度Ｔは、所定の温度Ｔ１よりも下がる。
同様に、圧力ｐが所定の圧力ｐｓに達する前に、温度Ｔは、所定の温度Ｔ１に達し、圧力ｐが所定の圧力ｐｓよりも下がる前に、温度Ｔは、所定の温度Ｔ１よりも下がってもよい。
同様に、温度Ｔが所定の温度Ｔ１に達する前に、圧力ｐは、所定の圧力ｐｓに達し、温度Ｔが所定の温度Ｔ１よりも下がる前に、圧力ｐは、所定の圧力ｐｓよりも下がってもよい。
時間ｔｓの範囲内において、温度Ｔは、所定の温度Ｔ１よりも下がってはいけないと共に、圧力ｐは、所定の圧力ｐｓよりも下がってはいけない。所定の温度Ｔ１は、例えば、用いたはんだの元の融点から４１５℃までの温度であってもよく、該所定の圧力は、例えば０．５Ｎ／ｍｍ２〜５Ｎ／ｍｍ２であってもよい。所定の時間ｔｓは、例えば０．１秒〜５秒であってもよい。
図９は、はんだ接続部を形成する間に、上記はんだ付け母材に加圧された圧力の異なる時間的特性を示す図である。はんだ付け母材１１、１２ａに加圧された外部の圧力ｐは、０Ｎ／ｍｍ２から始まって、例えば、ほぼ垂直な傾斜（１）で、直線的（２）に、右に曲がって(３)、または、左に曲がって(４)、ｐｓまで上昇する。温度ＴがＴ１であると同時に圧力ｐがｐ１である時間ｔｓに亘って、第１の橋１３ｄ(図４ｄ参照)が形成される。その後、温度Ｔは４１５℃より下の温度、例えば上記はんだの元の融点と４１５℃以下の温度との間の温度に保持された時間ｔｔが続き、上記拡散プロセスが続く。時間ｔｔの持続時間の後も、例えば０秒から１２０秒まで、圧力ｐ１は保持される。
図１０は、上述の基板のメタライゼーションを一例として、ＤＩＮ ＥＮ ＩＳＯ １３０２(０６/０２)に基づいて規定された表面粗度Ｒｚを算定する方法を示す図である。まず、該メタライゼーションの表面に沿った所定の測定値ｌを、同一の長さを有する５つの部分ｌ１、ｌ２、ｌ３、ｌ４、および、ｌ５に細分する。その後、この連続的な各部分ｌ１、ｌ２、ｌ３、ｌ４、および、ｌ５内において、最高最低差Ｒｚ１、Ｒｚ２、Ｒｚ３、Ｒｚ４、および、Ｒｚ５をそれぞれ決定する。表面粗度Ｒｚは、これら５つの最高最低Ｒｚ１、Ｒｚ２、Ｒｚ３、Ｒｚ４、および、Ｒｚ５の平均である。
本発明は、初めて、半導体チップを、例えばセラミック基板のような基板のメタライゼーション上に搭載する一意の技術を可能にするものであり、該メタライゼーションは、約２００℃以上の使用時温度における信頼性のあるアプリケーションのために、例えば１０μｍのような高い表面粗度Ｒｚを有している。さらに、この技術によって、上記接続層の伝熱抵抗率は低減される。
本発明を実現するための様々な実施形態を開示したが、本発明の原理からおよび範囲から逸脱することなく、本発明の利点のいくつかを実現する様々な変更および変形がなされてもよいことは、当業者に明らかであろう。同一の機能を有する他の部材を適宜代用してもよいことは、当業者に明白であろう。添付の特許請求の範囲は、本発明の概念に対するこのような変形を対象とすることを意図するものである。
複数のはんだ付け接合部を有するパワー半導体モジュールを示す縦断面図であり、各該はんだ付け接合部は、少なくとも９０体積％で金属間化合物銅錫相の一部を有する接続層を含む。 半導体チップが取り付けられた、図１によるパワー半導体モジュールの基板の拡大部分を示す縦断面図である。 まだ取り付けられていない半導体チップの一部を示す縦断面図であり、該半導体チップ上には、銅含有金属層が配置され、該銅含有金属層上に直接隣接して、錫含有はんだ層が配置されている。 図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。 図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。 図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。 図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。 図１および図２によるパワー半導体モジュールの基板にはんだ付けされている半導体チップを示す縦断面図である。 上記金属間化合物銅錫相を示す相図である。 上述のはんだ付け工程の異なるステップにおける、互いにはんだ付けされた２つのはんだ付け母材を示す縦断面図である。 はんだの温度の時間的特性と、はんだ接続部を製造する間に、上記はんだ付け母材に加圧される圧力との第１の実施形態を示す図である。 はんだの温度の時間的特性と、はんだ接続部を製造する間に、上記はんだ付け母材に加圧される圧力との第２の実施形態を示す図である。 はんだ接続部を製造する間に、上記はんだ付け母材に加圧される圧力の異なる時間的特性を示す図である。 表面のメタライゼーションの実施形態によって、表面粗度Ｒｚを求める方法を説明するための図である。

Claims (66)

  1. 第１の銅含有はんだ付け母材、接続層、および、第２の銅含有はんだ付け母材が連続的に配置されると共に、固定して互いに接続されている半導体電力モジュールであって、
    上記第１のはんだ付け母材は、上記接続層に直接接する第１表面を有し、
    上記第２のはんだ付け母材は、上記接続層に直接接する第２の表面を有し、
    上記接続層は、少なくとも９０体積％で金属間化合物銅錫相の一部を有する、半導体電力モジュール。
  2. 上記第１の表面、および／または、上記第２の表面は、１０μｍ以下の表面粗度Ｒｚを有する、請求項１に記載のパワー半導体モジュール。
  3. 上記第１の表面、および／または、上記第２の表面は、４μｍよりも低い表面粗度Ｒｚを有する、請求項１に記載のパワー半導体モジュール。
  4. 上記第１の表面、および／または、上記第２の表面は、４μｍ〜６μｍの表面粗度Ｒｚを有する、請求項１に記載のパワー半導体モジュール。
  5. 上記第１の表面、および／または、上記第２の表面は、６μｍ〜８μｍの表面粗度Ｒｚを有する、請求項１に記載のパワー半導体モジュール。
  6. 上記第１の表面、および／または、上記第２の表面は、８μｍ〜１０μｍの表面粗度Ｒｚを有する、請求項１に記載のパワー半導体モジュール。
  7. 上記接続層は、金属間化合物銅錫相Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ、Ｃｕ１０Ｓｎ３、Ｃｕ４１Ｓｎ１１のうちの少なくとも１つを含む、請求項１に記載のパワー半導体モジュール。
  8. 上記接続層は、金属間化合物銅錫相Ｃｕ６Ｓｎ５およびＣｕ３Ｓｎのみを含む金属間化合物銅錫相を含む、請求項１に記載のパワー半導体モジュール。
  9. 上記接続層は、金属間化合物銅錫相Ｃｕ３Ｓｎのみを含む金属間化合物銅錫相を含む、請求項１に記載のパワー半導体モジュール。
  10. 上記接続層の少なくとも９０体積％は、少なくとも４１５℃の融点を有している、請求項１に記載のパワー半導体モジュール。
  11. 上記接続層の少なくとも９０体積％は、少なくとも６７６℃の融点を有している、請求項１に記載のパワー半導体モジュール。
  12. 上記接続層は、３．５重量％で銀（Ａｇ）の一部を有する錫ベースのはんだを含む、請求項１に記載のパワー半導体モジュール。
  13. 上記接続層は、０．１重量％〜６重量％で銀（Ａｇ）の一部を有する錫ベースのはんだを含む、請求項８に記載のパワー半導体モジュール。
  14. 上記接続層は、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、ゲルマニウム(Ｇｅ)、または、鉛(Ｐｂ)のうちのいずれか１つの物質と合金された錫ベースのはんだを含む、請求項１に記載のパワー半導体モジュール。
  15. 上記接続層は、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、ゲルマニウム(Ｇｅ)、または、鉛(Ｐｂ)のうちの少なくとも２つの物質と合金された錫ベースのはんだを含む、請求項１０に記載のパワー半導体モジュール。
  16. 上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材は、少なくとも７０重量％で銅の一部を含むか、または、完全に銅から成る、請求項１に記載のパワー半導体モジュール。
  17. 上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材は、半導体チップのメタライゼーションとして、銅のディスクとして、銅のリボンとして、コンタクトワイヤとして、コンタクトワイヤの被膜として、クリップとして、クリップの被膜として、半導体チップの回路キャリアまたは半導体チップの回路キャリアの被膜として、若しくは、ベースプレートまたはベースプレートの被膜として実施される、請求項１に記載のパワー半導体モジュール。
  18. 上記第１のはんだ付け母材は、パワー半導体モジュールのベースプレートとして、または、パワー半導体モジュールのベースプレートの被膜として実施され、上記第２のはんだ付け母材は、基板として、または、基板の被膜として実施される、請求項１に記載のパワー半導体モジュール。
  19. 上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材は、実質的に金属から成り、１μｍ〜５μｍの厚さを有する、請求項１に記載のパワー半導体モジュール。
  20. 半導体基板を備える半導体チップであって、上記半導体基板は、第１の表面から始まって、バッファ層、拡散障壁層、および、銅含有金属層が連続的に配置されている第１の表面を有する、半導体チップ。
  21. 上記銅含有金属層には、錫含有はんだ層が直接接している、請求項２０に記載の半導体チップ。
  22. 上記銅含有金属層であるはんだ層には、１０μｍ以下の厚さを有する錫含有はんだ層が、直接接している、請求項２０に記載の半導体チップ。
  23. 上記銅含有金属層には、５μｍ〜１５μｍの厚さを有する錫含有はんだ層が直接接している、請求項２０に記載の半導体チップ。
  24. 上記銅含有金属層には、４μｍ〜１３μｍの厚さを有する錫含有はんだ層が直接接している、請求項２０に記載の半導体チップ。
  25. 上記銅含有金属層には、３μｍ〜１１μｍの厚さを有する錫含有はんだ層が直接接している、請求項２０に記載の半導体チップ。
  26. 上記銅含有金属層には、２μｍ〜９μｍの厚さを有する錫含有はんだ層が直接接している、請求項２０に記載の半導体チップ。
  27. 上記銅含有金属層には、純粋な錫から成るはんだ層が直接接している、請求項２０に記載の半導体チップ。
  28. 上記銅含有金属層には、錫ベースのはんだを含有する錫含有はんだ層が直接接しており、上記錫含有はんだ層は、３．５重量％で銀（Ａｇ）の一部を有している、請求項２０に記載の半導体チップ。
  29. 上記銅含有金属層には、錫ベースのはんだを有する錫含有はんだ層が、直接接しており、上記錫含有はんだ層は、０．１重量％〜６重量％で銀（Ａｇ）の一部を有している、請求項２０に記載の半導体チップ。
  30. 上記銅含有金属層には、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、ゲルマニウム(Ｇｅ)、または、鉛(Ｐｂ)のうちのいずれか１つの物質と合金された錫含有はんだ層が、直接接している、請求項２０に記載の半導体チップ。
  31. 上記銅含有金属層には、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、ゲルマニウム(Ｇｅ)、または、鉛(Ｐｂ)のうちの少なくとも２つの物質と合金された錫含有はんだ層が、直接接している、請求項２０に記載の半導体チップ。
  32. 上記金属層は銅(Ｃｕ)から成る、請求項２０に記載の半導体チップ。
  33. 上記金属層は、銅(Ｃｕ)から成ると共に、１μｍ〜３０μｍの厚さを有する、請求項２０に記載の半導体チップ。
  34. 上記バッファ層は、アルミニウム（Ａｌ）を含むか、または、アルミニウム（Ａｌ）から成る、請求項２０に記載の半導体チップ。
  35. 上記バッファ層は、アルミニウム（Ａｌ）を含むか、または、アルミニウム（Ａｌ）から成ると共に、２００ｎｍ〜７００ｎｍの厚さを有する、請求項２０に記載の半導体チップ。
  36. 上記バッファ層は、アルミニウム（Ａｌ）を含むか、または、アルミニウム（Ａｌ）から成ると共に、４００ｎｍの厚さを有する、請求項２０に記載の半導体チップ。
  37. 上記拡散障壁層は、チタニウム(Ｔｉ)、窒化チタン(ＴｉＮ)、チタニウムタングステン(ＴｉＷ)、タンタル(Ｔａ)、窒化タンタル(ＴａＮ)のうちの少なくとも１つの物質を含むか、または、これら物質のうちの少なくとも１つの物質から成ると共に、５０ｎｍ〜６００ｎｍの厚さを有する、請求項２０に記載の半導体チップ。
  38. 上記拡散障壁層は、チタニウム(Ｔｉ)を含むか、または、チタニウム(Ｔｉ)から成ると共に、３００ｎｍ〜５００ｎｍの厚さを有する、請求項２０に記載の半導体チップ。
  39. 上記拡散障壁層は、チタニウム(Ｔｉ)を含むか、または、チタニウム(Ｔｉ)から成ると共に、４００ｎｍの厚さを有する、請求項２０に記載の半導体チップ。
  40. 上記拡散障壁層と上記金属層との間には、シード層が配置されている、請求項２０に記載の半導体チップ。
  41. 上記シード層は、５０ｎｍ〜２００ｎｍの厚さを含むと共に、銀(Ａｇ)、金(Ａｕ)、ニッケル(Ｎｉ)、ニッケルバナジウム(ＮｉＶ)、銅(Ｃｕ)のうちの少なくとも１つの物質を含むか、または、これら物質のうちの少なくとも１つの物質から成る、請求項４０に記載の半導体チップ。
  42. 上記シード層は、銅（Ｃｕ）を含むか、または、銅（Ｃｕ）から成ると共に、１００ｎｍ〜２００ｎｍの厚さを有する、請求項４０に記載の半導体チップ。
  43. 上記シード層は、銀（Ａｇ）を含むか、または、銀（Ａｇ）から成ると共に、５０ｎｍ〜１００ｎｍの厚さを有する、請求項４０に記載の半導体チップ。
  44. 第１の銅(Ｃｕ)含有はんだ付け母材、接続層、および、第２の銅(Ｃｕ)含有はんだ付け母材が、連続的に配置されているパワー半導体モジュールの製造方法であって、
    上記方法は、
    第１の銅(Ｃｕ)含有はんだ付け母材、接続層、および、第２の銅(Ｃｕ)含有はんだ付け母材を用意する工程と、
    上記第１のはんだ付け母材と上記第２のはんだ付け母材との間に、はんだを配置する工程と、
    上記はんだを、元の融点よりも高いと同時に４１５℃以下である温度まで加熱することによって、上記はんだを溶融する工程と、
    上記第１のはんだ付け母材、および、上記第２のはんだ付け母材、並びに、これら２つのはんだ付け母材間に配置されたはんだを、０．５Ｎ／ｍｍ２〜５Ｎ／ｍｍ２の所定の圧力によって互いに加圧しあう工程と、
    この加圧工程中の該はんだの温度を、少なくとも０．１秒〜１０秒の時間、該はんだの融点よりも高いと同時に４００℃以下の温度に保持する工程とを有する、パワー半導体モジュール製造方法。
  45. 上記少なくとも０．１秒〜１０秒の時間の後には、上記はんだ付け母材および上記はんだを、上記はんだの元の融点よりも高いと同時に４１５℃以下である温度において、０秒より長く１２０秒までの間焼き戻す工程が続く、請求項４４に記載のパワー半導体モジュール製造方法。
  46. 上記所定の圧力は、０Ｎ／ｍｍ２よりも大きいと同時に５Ｎ／ｍｍ２以下である、請求項４４に記載のパワー半導体モジュール製造方法。
  47. 上記所定の圧力は、０．５Ｎ／ｍｍ２以上３Ｎ／ｍｍ２以下である、請求項４６に記載のパワー半導体モジュール製造方法。
  48. 上記第１のはんだ付け母材と上記第２のはんだ付け母材とを互いに加圧しあう工程の前に、上記はんだを、上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材に当てる、請求項４４に記載のパワー半導体モジュール製造方法。
  49. 上記はんだを、蒸着法、スパッタリング法、または、ガルバニック堆積によって当てる、請求項４８に記載のパワー半導体モジュール製造方法。
  50. 上記第１のはんだ付け母材は、半導体チップのメタライゼーションであり、上記第２のはんだ付け母材は、基板のメタライゼーションである、請求項４４に記載のパワー半導体モジュール製造方法。
  51. 上記第１のはんだ付け母材は、半導体チップのメタライゼーションであり、上記第２のはんだ付け母材は、コンタクトワイヤ、または、コンタクトワイヤの被膜である、請求項４４に記載のパワー半導体モジュール製造方法。
  52. 上記第１のはんだ付け母材は、半導体チップのメタライゼーションであり、上記第２のはんだ付け母材は、クリップ、または、クリップの被膜である、請求項４４に記載のパワー半導体モジュール製造方法。
  53. 上記第１のはんだ付け母材は、上記半導体モジュールのベースプレート、または、上記半導体モジュールのベースプレートの被膜であり、上記第２のはんだ付け母材は、基板、または、基板の被膜である、請求項４４に記載のパワー半導体モジュール製造方法。
  54. 上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材は、それぞれの他方のはんだ付け母材に向かい合っている第１の表面を有し、上記第１の表面は、１０μｍ以下の表面粗度Ｒｚを有する、請求項４４に記載のパワー半導体モジュール製造方法。
  55. 上記パワー半導体モジュールは、メタライゼーション積層および上記第１のはんだ付け母材が連続的に配置されている半導体基板を含む、請求項４４に記載のパワー半導体モジュール製造方法。
  56. 上記メタライゼーション積層は、バッファ層および拡散障壁層を含む、請求項５５に記載のパワー半導体モジュール製造方法。
  57. 上記バッファ層は、アルミニウムを含むか、または、アルミニウムから成る、請求項５６に記載のパワー半導体モジュール製造方法。
  58. 上記バッファ層は、２００ｎｍ〜７００ｎｍの厚さを有する、請求項５６に記載のパワー半導体モジュール製造方法。
  59. 上記拡散障壁層は、チタニウム(Ｔｉ)、窒化チタン(ＴｉＮ)、チタニウムタングステン(ＴｉＷ)、タンタル(Ｔａ)、窒化タンタル(ＴａＮ)のうちの少なくとも１つの物質を含むか、または、これら物質のうちの少なくとも１つの物質から成る、請求項５６に記載のパワー半導体モジュール製造方法。
  60. 上記拡散障壁層は、５０ｎｍ〜６００ｎｍの厚さを有する、請求項５６に記載のパワー半導体モジュール製造方法。
  61. 上記第１のはんだ付け母材、および／または、上記第２のはんだ付け母材は、１μｍを超える厚さを有する、請求項４４に記載のパワー半導体モジュール製造方法。
  62. 上記はんだは、錫(Ｓｎ)または純粋な錫(Ｓｎ)から成る、請求項４４に記載のパワー半導体モジュール製造方法。
  63. 上記はんだは、錫(Ｓｎ)を含むと共に、銀(Ａｇ)、銅(Ｃｕ)、ニッケル(Ｎｉ)、インジウム(Ｉｎ)、ビスマス(Ｂｉ)、亜鉛(Ｚｎ)、アンチモン(Ｓｂ)、鉛(Ｐｂ)、ゲルマニウム(Ｇｅ)のうちの少なくとも１つの材料を含む、請求項４４に記載のパワー半導体モジュール製造方法。
  64. 上記溶融工程の前には、上記はんだは１５μｍ以下の厚さを有している、請求項４４に記載のパワー半導体モジュール製造方法。
  65. 上記障壁層と上記第１のはんだ付け母材との間にシード層を配置する、請求項５５に記載のパワー半導体モジュール製造方法。
  66. 上記シード層は、５０ｎｍ〜２００ｎｍの厚さを有し、銀(Ａｇ)、金(Ａｕ)、ニッケル(Ｎｉ)、ニッケルバナジウム(ＮｉＶ)、銅(Ｃｕ)のうちの少なくとも１つの材料を含むか、これら材料のうちの少なくとも１つの材料から成る、請求項６４に記載のパワー半導体モジュール製造方法。
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